0.25μm CMOS工艺10位150MHz流水线型ADC设计＊

阳 辉，何怡刚，黄姣英

（1.湖南大学 电气与信息工程学院，湖南 长沙 410082；2.北京航空航天大学 自动化科学与电气工程学院，北京 100191；3.北京圣涛平试验工程技术研究院，北京 100089）

流水线模数转换器（ADC）是一种常用模数转换结构，其转换速率较高，消耗的芯片面积和功耗却较低，常用于无线通信、CCD图像数据处理、超声监测等高速应用领域[1－8].然而，在很多应用中需要ADC在输入频率远高于奈奎斯特频率时仍然具有很高的动态性能.例如，在HDTV运用中，就需要一个低功耗、10位精度的A／D转换器进行采样.采用传统结构的ADC，当输入信号频率高于奈奎斯特频率时，其动态性能会急剧下降，这是因为在采样保持电路中会引入与信号有关的失真，使ADC的无杂散动态范围（SFDR）和信噪比（SNR）下降.随着工艺的发展，电源电压不断降低，电路的信号幅度也会相应减小，从而使电路的信噪比更加恶化.本文实现了一个3.3V电源电压、10位150M 采样率的流水线型ADC.该ADC的设计采用了数字校正技术以及电容优化设计技术，并采用了一种新颖的自举开关技术来减小失真，利用低功耗运算跨导放大器（OTA）和动态比较器以实现高线性度、低功耗与高性能要求以在保证满足热噪声与匹配要求的条件下尽量降低电路的功耗.

1 结构设计

图1为10位的ADC结构示意图，它由模拟前端和数字后端两部分组成.A／D转换由流水线工作方式的第1级至第15级模块组成，共输出16bits，经数字后端模块电路进行数字校正和时域对齐得到正确的10bits ADC数字输出.

时钟信号CLK连接到采样保持模块和偶数流水级（如第2，4，6，…，14级），反向时钟信号连接到奇数流水级（如第1，3，5，…，15级）.采样保持模块的作用是对视频输入信号进行采样、反相差分放大，并进行电平搬移.第1级至第10级模块电路结构相同，核心是由同一运放（高开环增益）和开关电容组成乘2和减法电路，采用动态比较电路有利于降低功耗和提高速度.第11级至第14级模块的电路结构和参数完全相同，与第1级至第10级模块的功能基本一样，区别在于实现前级模拟余数输入信号的精确乘2处理.动态比较器与AD14至AD5模块相同.第15级是一个简单的两位量化器.

图1 ADC结构框图Fig.1 ADC block diagram

2 电路设计

2.1 采样保持电路

图2是采样保持电路结构示意图，在P1时钟变成高电平的半个周期内，开关S1，S2，S4闭合，C采样输入信号，在P1d时钟下降沿S4打开，在P1时钟下降沿开关S1和S2也打开，经过一段延时后P2时钟变成高电平，此时S3，S6，S7闭合，其他开关都打开，C1上的电荷转移到反馈电容C2上，并在整个P2时钟为高的半个周期内保持，这样就完成了采样保持的功能.

图2 采样保持电路结构Fig.2 Sample and hold circuit

为了使输入频率较高的时候，电路与输入信号相关的失真最小，需要使采样保持电路的输入开关S1和S2具有很低的导通电阻，而且在整个输入范围内要保持阻值的恒定.只有这样才能保证采样的延时和失真最小且与信号无关，从而保证ADC在较高的输入频率时仍具有很好的动态性能.因此开关S1和S2采用了如图3所示的自举结构[2].电路的工作原理如下：当CLK为低电平时，CLKN为高电平，Mp3截止，Mn5和 Mn6导通，电容C1的下极板为低电平，然后Mn4导通，节点NS变为低电平，从而使Mp2导通并将电容的上级板充电到Vdd，此时由于Mn3截止，开关处于关断状态.当CLK变成高电平时，Mn5和Mn6截止，Mp3导通，将Ns的电压上拉到Vdd，从而使Mp2截止，Mn2和Mn3导通.此时当输入信号电压IN变化时，电容的下级板电压也将跟着变化，但是电容上的电荷和电压降要保持不变，所以节点NS的电压也会跟着变化，这样就使得在开关导通期间Mn3的栅源电压Vgs一直等于Vdd，既保证了开关的导通电阻很小，又保证了阻值的恒定，而且在整个过程中所有MOS管的栅源或栅漏电压都不超过Vdd，从而电路的工作寿命也不会受到影响.

2.2 动态比较器设计

在DAC设计中，需要多个比较器，因此所消耗的功耗和芯片面积也是值得注意的.采用动态比较电路有利于降低功耗和提高速度.一般的，采用数字误差校正技术的ADC容许比较器的失调在±1／4Vref之内.设计中Vref＝1V，故小于250mV的比较器失调可被完全消除，故我们选用动态比较器作为D／A量化器.

图3 自举开关示意图Fig.3 Bootstrap switch

图4是该设计采用的动态比较器.最下面的4个NMOS器件工作在线性区，差分输入信号和参考电压被加在这4个管子的栅极.用R1和R2分别代表对应MOS晶体管对M9与M10以及M11与M12的导通电阻.其值分别为：

图4 动态比较器Fig.4 Dynamic comparator

根据式（1），式（2）可得到：

其中比较器的阈值电压为：

从图4可看出，当Latch信号为低电平时，Vout＋和Vout－都被拉到高电平，比较器的输出处在锁定态；当Latch信号变高，比较器形成两个首尾相连的反向器.受正反馈的作用，当△G＜0时，比较器的输入电压小于阈值电压，Vout＋被驱动到低电平；当△G＞0时，Vout－被驱动到低电平.

2.3 电容优化技术

本设计中采样电容的大小在头几级中主要取决于噪声要求，而在后几级中取决于建立时间.对10位精度的ADC而言，第一级的电容值由KT／C噪声所限制.该噪声反比于采样电容大小.为了使电路动态功耗最小，采样电容需要在满足噪声要求的基础上取最小值.同时需要将噪声的幅值控制在1／2最低有效位（1ess significant bit，LSB）内.

当电容大小满足由KT／C噪声所决定的最小值时，单级中电容的噪声能量可以表示为：

式中：k为波尔兹曼常数；T为绝对温度值；Vs为动态范围内信号电压的最大幅值，本文中为1V；B为ADC有效位数；f为反馈系数.f的表达式为：

式中：CF与Cs分别为反馈电容与采样电容，在单级增益为2时，两者相等；Copamp为OTA的输入电容，通常明显小于CF与Cs；Cload是单级的有效负载电容，可表达为

式中：CL为来自下级的负载电容.由表达式（4），可以在满足所有设计指标的前提下算出最小的C值，本设计中为450fF.由一定的转换速率可以得到所要求的时间常数，同时可以表示为以下等式：

式中：f为反馈系数；gm为放大器跨导.因此，可以由此确定在使用最小电容值的情况下要满足一定时间常数或者采样率，放大器所需要的最基本的增益值.

3 测试结果

本设计成功嵌入在一款视频重影消除芯片中，整个芯片采用台积电（TSMC）0.25μm CMOS工艺流片验证，图5为ADC模块的芯片照片，其有效面积为2.8mm2.在150MHz采样率3.3V电源电压下的功耗为97mW.

图6是ADC静态性能测试结果，在150MHz采样时钟下，其最大积分非线性误差（INL）为1.15 LSB，最大微分非线性误差（DNL）为0.75LSB.

图5 ADC芯片照片Fig.5 Photo of ADC chip

图6 ADC静态性能测试结果Fig.6 ADC static performance test results

图7是ADC动态性能测试结果，在150MHz采样时钟下，当输入信号频率为80.115MHz时信号与噪声及谐波失真比（SNDR）为45.4dB，最大的谐波是HD3，为－54dB.

图7 ADC输出频谱特性Fig.7 Spectrum characteristics of ADC

表1是对ADC测试性能的总结，可以看出无论在动态性能还是静态性能方面，ADC的测试结果都还不错.

4 结 论

本设计实现了一种3.3V电源电压10位精度150M采样率的流水线ADC.由于在SHA电路中采用了一种新颖的自举开关，使得ADC适用于视频运用，当输入信号频率高于采样率时仍具有较好的动态性能.芯片采用台积电（TSMC）0.25μm CMOS工艺，有效面积为2.8mm2.测试结果表明，积分非线性误差和微分非线性误差分别为1.15 LSB和0.75LSB；在150MHz／s采样率下，对80 MHz信号转换的无杂散动态范围为52.4dB；功耗为97mW.

表1 ADC性能参数总结Tab.1 Summary of ADC performance

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