基于CMOS的JK触发器的设计

肖 燕

（泸州职业技术学院机械系，四川 泸州 646005）

1 引言

主从 JK触发器相对于其他类型的触发器而言有它的优点和缺点。本文深入分析触发器的设计过程和各种触发器的对比。指出 CMOS触发器的特点。用CMOS做器件是集成电路的发展方向。他有很多的优点。

2 设计过程

2.1 设计方法

设计主要是根据JK触发器的特性来设计的。根据它的特性表画原理图，知道原理图后，在画组成原理图的各种门的CMOS电路图。然后组成用MOS管组建的原理图。这样就画好了JK触发器的原理图。

触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。

由于采用的电路结构形式不同，触发信号的触发方式也不一样。根据触发方式触发器可分为电平触发、脉冲触发和边沿触发。

电平触发方式结构简单、触发速度快。在时钟信号有效电平期间（CLK=1或CLK=0），触发器总是处于可翻转状态，输入信号的变化都会引起触发器状态的变化。在时钟信号无效电平期间，触发器状态保持不变。因此，在时钟信号有效电平宽度较宽时，触发器会连续不停地翻转。如果要求每来一个CLK脉冲触发器仅翻转一次的话，则对时钟脉冲的有效电平的宽度要求极为苛刻，所以实际中应用并不广泛。

边沿触发方式的特点是：触发器只在时钟跳转时刻发生翻转，而在C=1或C=0期间，输入端的任何变化都不影响输出。

主从型JK触发器、由主从型JK触发器转换的各种功能的触发器都属于主从触发方式。这种触发方式的工作特点是：克服了在CLK有效电平期间多次翻转现象，具有一次翻转特性。就是说，在CLK有效电平期间，主触发器接受了输入信号发生一次翻转后，主触发器状态就一直保持不变，也不再随输入信号J.K的变化而变化。一次翻转特性有利有弊：利在于克服了空翻现象；弊是带来了抗干扰能力差的问题。

本次研究的是JK触发器。JK触发器的结构有多种，有主从型、边沿型等，这里研究的是主从型JK触发器。

主从JK触发器的原理图如图1所示。

图1 主从JK触发器原理图

若J=1、K=0则CLK=1时主触发器置1（原来是0置成1，原来是1则保持1），待CLK=0后从触发器亦随之置1，即Q*=1。

若J=0=1则CLK=1时主触发器置0原来是0则置成1，待CLK=0以后从触发器亦随之置0，即Q*=0。

若J=K=0，则由于门G 7、G 8被封锁，触发器保持原来状态不变，即Q*=Q。

若J=K=1，需要分两种情况考虑。第一种情况是Q=0。这时门G 8被Q端的低电平封锁，CLK=1时仅G7输出低电平信号，故主触发器置1，CLK=0后从触发器亦随之置1，即Q*=1；第二种情况是Q=1。这时门G 7被Q＇端的低电平封锁，CLK=1时仅G 8输出低电平信号，故主触发器置0，CLK=0后从触发器亦随之置0，即Q*=0。

综合上述两种情况可知，无论Q的状态如何，触发器的次态可统一表示为Q*=Q＇。也就是说，当J=K=1时，CLK下降沿到达后触发器将翻转为与初态相反的状态。

将上述的逻辑关系用真值表表示，即得到表1所示的主从JK触发器的特性表

表1 主从JK触发器的特性表

由原理图可知主从 JK触发器是由八个与非门和一个反相器构成。所以现在设计与非门的原理图。与非关系可以表示为Y=(A×B)＇。

由真值表可知，只有当A和B的值同时为1时，输出Y才为0，其他情况输出都为1。要设计这样一个电路。首先要了解基本器件的工作原理和特性。这里是用MOS管作为基本器件设计的，所以就必须清楚的知道MOS管的构造和它的工作特点。MOS管可以简单的分为PMOS和NMOS两种。这两种类型的器件很多特性都是相同的，不同的是达到相同结果的条件不一样。MOS管有三个电极，分别是源极、漏极和栅极。源极和漏极是对称的，可以互换。NMOS器件是在P型衬底上做两个重参杂n区形成源端和漏端。PMOS器件则是在N型衬底上做两个重参杂p区形成源端和漏端。栅极都是用多晶硅做的，器件的有效作用就是发生在栅氧下的衬底区。简单的说做与非门要用到的是MOS管的开关特性。对于NMOS作开关工作时来说，如果栅极接的是高电平，则源漏连接到一起，NMOS就导通了；反之栅接低电平，则源漏断开，NMOS不导通。PMOS作开关工作时，如果栅接低电平，则源漏相连接，PMOS导通；如果栅接高电平，则源漏断开，PMOS截止。要想MOS管开始工作，它是有条件的。MOS器件有一个开启电压，开启电压与MOS管的制造工艺有关。这样就必须使加在栅级的电压能够使MOS管工作，也就是说栅源之间的电压要大于开启电压。当源栅之间的电压小于开启电压时，源漏之间的电阻是非常大的。根据MOS管的这些特点设计的与非门的原理图如图2所示。

图2 CMOS与非门

当 A=0，B=1 时，Tp1、Tn2 导通，Tp2、Tn1 截止，L=1。

当 A=0，B=0 时，Tp1、Tp2 导通，Tn2、Tn1 截止，L=1。

当 A=1，B=0 时，Tp2、Tn1 导通，Tp1、Tn2 截止，L=1。

当 A=1，B=1 时，Tn1、Tn2 导通，Tp1、Tp2 截止，L=0。

反相器的设计和与非门的一样，反相器的原理图如图3所示。

图3 CMOS反相器电路图

当输入电压Vi=0时，Tp导通，Tn截止。导通后的PMOS管的电阻很小，所以输出电压 Vo就近似等于Vdd，也就是输出高电平。

当输入电压为高电平时，Tn导通，Tp截止。截止时的PMOS管的电阻非常大。所以输出电压接近于0，也就是输出低电平。

各个元件都设计好后，就根据原理图来画出用MOS器件组成的JK触发器了。JK触发器的原理图如图4所示。

图4 JK原理图

2.2 问题分析解决

由于MOS器件内部有电容存在，所以信号的传输会有延时，而且各个器件的延时会进行叠加，这对输出的特性有很大的影响，有时会造成致命的错误，这对器件的使用范围会有制约，这是所不允许的。通过电路原理图的调整可以解决一定的问题。这个问题没有办法完全的解决。这是因为器件的制造工艺的约束。

MOS管的宽长比对MOS电路的性能起着非常重要的作用。因此在每个管子的选择都需要慎重。对于怎样选择各个管子的参数目前还不知道有什么有效的简便的方法。只能根据仿真的结果慢慢修改。这样的速度很慢，而且要有耐心。

仿真时设计仿真参数是不是有技巧？器件都有它的使用范围，就是通频带。这也需要用仿真的方式做出来。这个问题还没有有效的解决。只能用最笨的方法了。

3 结论

图5 前仿结果图

从图5中可以看出，仿真的结果是正确的，非常漂亮。只是仿真开始的时刻输出是不稳定的。改了输入信号的频率也没有改善，改管子的参数也是没有什么改善的。这个问题还没有找到解决的方法。

图6 后仿结果图

后仿的结果与前仿的吻合，也有仿真起始时刻输出不稳定的现象。逻辑关系是完全正确的。当CLK下降沿来临时JK的值已稳定，下降沿来临时刻根据JK改变输出的状态。J=0，K=1,Q的下一个状态是0，在CLK下降沿到来前JK的值发生改变不会改变JK触发器的输出。只有下降沿来了的前一点点时间的 JK值是有效的。

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