基于国产元器件的信号处理平台设计
2022-10-26中国船舶集团有限公司第七二三研究所朱业腾王玉斐范云龙
中国船舶集团有限公司第七二三研究所 朱业腾 王玉斐 范云龙
本文提出了一种基于国产化多核DSP+FPGA架构的信号处理平台的设计方案。分析了国产DSP、FPGA等核心器件的功能、性能特点,阐述了核心器件外围电路、电源网络、时钟网络等设计方法。经性能测试及实际应用验证,该信号处理平台运算性能优秀,工作稳定可靠,可以满足使用要求。
随着信息化战争对电子系统性能要求的不断提高,雷达、电子对抗装备的发展也进入了新的阶段,相控阵类型设备已成为新的主流发展方向。装备体制的改变对后端信号处理能力提出了更高要求,传统的单核处理器已不能满足当前信号采集、数据处理等需求,处理能力亟需提升[1]。近年来国产电子元器件设计、制造能力得到了较大提升,尤其在军品电子元器件方面,已逐渐形成了一批经过实际应用验证、满足当前使用要求的嵌入式通用处理器、数字信号处理器、大规模可编程逻辑阵列等核心关键电子元器件,为国产化信号处理平台的设计提供了基础条件[2]。通过对现有国产电子元器件成熟度和功能、性能分析,并与国外同类器件进行对比,本文提出了一种基于国产多核DSP+FPGA的信号处理平台设计方案,用于完成系统中数字信号处理、控制信息处理及和其他组件进行通讯的功能。
1 平台系统架构
通用信号处理平台是支撑雷达、电子对抗装备设计的重要基础,预留适度冗余的硬件资源和多样且符合VPX标准的对外接口可以为上层系统提供更多的设计裕量[3]。如图1所示给出了国产化信号处理平台的拓扑结构。
平 台 使 用8核DSP FT-M6678与FPGA JFM7VX 690T80各一片作为数据处理节点,两片主芯片均连接到SRIO交换机NRS1800,并可通过交换机连接在VPX接插件的SRIO接口与外界SRIO节点进行数据交换,构建高速互联计算网络。FPGA可通过与光模块和VPX接插件连接的GTH高速接口接收外部输入的数据,并对数据进行预处理或实时信号处理工作。DSP通过EMIF接口和SRIO接口可对FPGA进行控制命令收发及数据交换,并对数据进行处理工作。板卡管理单元选用FPGA FMK50T4,负责系统上电控制、时钟和外围设备管理。
2 硬件设计
2.1 FPGA电路设计
平台选用的JFM7VX690T80FPGA是复旦微电子的最新一代产品,采用目前国内领先的28nm HKMH工艺,该系列FPGA是国内自主知识产权的首款亿门级SRAM型FPGA,也是国内第一款集成了SERDES、DDR3等高速模块的FPGA。JFM7VX690T80 FPGA在功能上兼容Xilinx XC7VX690T-FFG1927产品,性能与国外产品相当,拥有6931210个逻辑单元,3600个DSP运算单元,80对GTH高速收发器。并且JFM7系列FPGA利用更高的集成度和信号处理能力极大地降低了功耗,增大了带宽,从而为雷达、通信和高级成像系统性能提升提供强有力的支撑。
本设计中,FPGA外接一片存储配置数据用SPI FLASH,容量256MB;外接一簇DDR3存储器,64bit数据线,接口时钟≥800MHz,容量4GB;提供2路SRIO接口,其中1路与DSP相连,另1路连接到SRIO交换机,根据用户使用情况可配置为4×1x,2×2x或1×4x模式,接口速率配置为3.125Gbps。
2.2 DSP电路设计
DSP选用国防科大研制的多核DSP芯片FT-M6678,该器件具备完全的自主知识产权,DSP处理电路内部集成8颗高性能DSP内核,单核主频最高可达1.25GHz。支持定浮点运算,定点运算能力可达320GMAC/s,浮点运算能力为160GFLOPS。内部集成FFT硬件加速器,可大幅提升FFT计算能力。除2路4xSRIO、1路4xPCIE、1路千兆SGMII等高速接口外,还支持SPI、I2C、UART、GPIO、1553B总线等丰富的外设接口。其不仅主要性能指标与TI公司TMS320C6678相当,且由于制程优势,在主频相同条件下FT-M6678功耗约为C6678的一半。
本设计中,DSP默认通过板载128MB SPI FLASH启动,外部时钟25MHz,主频1GHz。外接一簇64bit DDR3芯片,容量2GB,工作速率1333MT/s。两路SRIO接口分别与JFM7VX690T80和SRIO交换机相连,速率3.125Gbps。SGMII接口连接到板载交换机,通过交换机将千兆以太网扩展到后背板接插件和前面板,使得外部调试和内部交互可同时进行,互不干扰。
2.3 SRIO交换机电路设计
板载SRIO交换机选用天津芯海创科技有限公司出品的NRS1800,它是一款低时延、含18个端口和48个通道的RapidIO Gen2交换芯片,每个通道最高传输速率可达6.25Gbps,整个交换机可以支持高达240Gbps的吞吐量。NRS1800支持规范定义的单播、多播和广播路由。每个S-RIO端口拥有独立的路由表和最多40个多播寄存器组。NRS1800支持4个独立优先级。NRS1800的默认队列老化功能可以确保当发生拥塞时高优先级的数据包不会彻底阻断低优先级数据包的通信。另外NRS1800也支持包追踪和包过滤功能、端口热插拔功能等。NRS1800支持RapidIO长距离标准,非常适合于板内互连、通过背板的板间互连和机箱间互连。
2.4 电源需求分析和设计
良好的电源设计是整个系统能正常稳定工作的关键,必须满足系统功耗要求,并且需要提供一定的功耗余量[4]。平台中对电源要求较高的芯片有FPGA、DSP、SRIO交换机、以太网交换机等。其中FPGA电源包括内核电源、内部BRAM电源、辅助电源、普通接口电源和高性能GTX收发器电源。DSP所需电源包括内核电源、SERDES内核及接口电源、DDR3控制器及接口电源等。FPGA和DSP对外部电源的工作电压、供电电流、电源噪声及商店顺序均有较为严格的要求,对电源管理设计提出了较高的要求。本平台采用一片FMK50T4专门管理系统上电控制时序,并在其中设置一颗软核通过集成在载板上的两个16通道ADC芯片及相应的传感器电路可实现对载板上的电压、电流、温度的监控并通过板卡前面板的串口定时对外发送,方便用户掌握板卡运行状态。平台主要器件供电结构设计如图2所示。
2.5 时钟网络设计
时钟电路为板卡上主要器件运行提供高质量的时钟信号,信号处理平台上时钟信号类型主要包括DSP工作时钟、DSP SRIO和SGMII接口时钟、FPGA系统时钟、FPGA DDR接口和GTH接口时钟、SRIO交换机参考时钟、以太网交换机工作时钟。其中DSP工作时钟为25MHz,由单端晶振产生,经过时钟驱动后分别供给DSP工作时钟、DDR时钟、PASS时钟输入管脚。FPGA系统时钟、FPGA DDR接口时钟为100MHz,由差分晶振经过时钟芯片GMD946C扇出后分别供给FPGA和DDR。DSP的SRIO和SGMII接口参考时钟频率为125MHz,SRIO交换机NRS1800的工作频率为156.25MHz,FPGA的SRIO接口参考时钟可选125MHz和156.25MHz。本设计中为保证时钟一致性,使用两个差分晶振,将125MHz时钟经GMD946C扇出后,分别供给DSP和FPGA,156.25MHz时钟则单独供给NRS1800。
3 性能测试及分析
对通用信号处理平台的性能主要包括两个方面的测试分析:(1)SRIO协议传输带宽;(2)DSP FFT运算性能[5,6]。
3.1 SRIO传输带宽测试
将FT-M6678的SRIO 0端 口 于FPGA内 的SRIO IP核建立连接,而后通过DSP端DMA向FPGA端发送NWRITE请求。DMA完成后统计运行并校验传输的时间。每次传输使用4096Byte大小的数据包,每次测试重复10000次传输计算总时间,测试数据如表1所示。
表1 SRIO 带宽测试Tab.1 SRIO bandwidth test
按照理论计算,SRIO配置为X4,3.125Gbps模式下去除8B/10B编码后的理论有效带宽为10Gbps。测试数据显示,去掉驱动、中间层及应用层的系统开销,实际有效带宽大约是理论有效带宽的86%,并且在多个模式的测试中,传输效率基本趋于一致,传输稳定性良好。
3.2 FFT运算性能测试
FT-M6678内部集成了一个FFT加速器,它通过高速CrossNet网络中的数据通路与片内存储器(L2Cache、MSMC)和DDR3存储器进行交互,同时通过高速CrossNet网络中的命令通路完成CPU内核与FFT加速器之间的命令交互。在测试中使用对不同点数数据的直接计算法评估FT-M6678的FFT计算性能,并与TI的C6678进行了比较,具体测试数据如表2所示。
表2 FFT运算性能测试Tab.2 FFT operation performance test
比较两者的FFT运算耗时可以发现,FT-M6678内建的FFT加速器运算性能明显高于C6678的C66x内核,且随着FFT运算规模的增大,性能差距也随之变大,最大可以达到9.268倍。
4 结语
本文通过对通用信号处理平台的系统架构、平台主要芯片电路、供电电路、时钟电路的设计分析,提出了一种由国产化元器件组成的高性能信号处理平台方案,可供后续设计参考,有效降低研制风险。经过性能测试和在某系统中的实际应用,该平台运行稳定,各方面性能达到预期,可为雷达、电子对抗等领域装备的发展提供有力支撑。