无人机地空高速调制解调器设计

王利平

(中国电子科技集团公司第五十四研究所，河北 石家庄 050081)

0 引言

无人机(Unmanned Aerial Vehicle，UAV)具有体积小、质量轻和使用便捷等特性，作为一种远程可操控的航空器，随着军事装备和航空技术的发展，在各种方面都发挥着越来越重要的作用[1]。

随着UAV平台搭载传感器种类和数量的不断增多[2]以及联合作战的需要，大容量侦察信息需要及时传回地面进行处理，比如美军通用战术数据链CDL数据传输速率达到了274 Mb/s[3]，美军DirecNet系统最高传输速率达到了1 Gb/s。因此，为了满足不断增长的数据传输需求，迫切需要UAV宽带数据链不断提高数据传输能力。

高速调制解调器在UAV宽带数据链中的设计尤为重要，直接关系到数据传输的能力。针对UAV数据链功率和频谱资源受限的问题，本文基于软件无线电技术，设计了一型高速调制解调器，采用幅度与相位相结合的高阶调制体制，通过并行定时同步、并行载波同步等信号处理方法实现2.0 Gb/s的高速数据传输。

1 总体设计

1.1 系统参数设计

UAV地空高速调制解调器主要完成机载下行高速中频信号调制以及地面下行高速中频信号解调[4]，调制解调器主要系统参数设计如表1所示，其中，为了提高带宽利用率，采用16APSK高阶调制，星座图映射采用DVB-S2建议星座图[5]。

表1 系统参数设计

1.2 信道传输帧结构设计

高速调制解调器信道传输帧结构设计如图1所示，同步包含329个符号，其中，帧同步169个符号，由13位Barker码组成，可用于帧同步；训练序列160个符号，由Frank zadoff序列组成，可用于信道估计；报头包含39个符号，主要由测距值、空满标识和校验位等组成；数据包含15 360个符号，其中有效数据12 288个符号。按以上设计，传输帧效率为78.12%。

图1 信道帧结构Fig.1 Structure of channel frame

2 硬件平台设计

基于软件无线电思想[6-7]，设计实现了一种中频数字化调制解调硬件平台[8]，相比于传统的零中频硬件方案，其具有以下优点[9]：① 有效降低模拟电路对高速信号的传输影响；② 具有理想的I、Q支路平衡特性；③ 直流偏置、本振泄露彻底避免；④ 全数字化基带信号处理，软件升级改进便捷。

硬件平台主要由FPGA，ADC，DAC，时钟芯片和晶振等组成，硬件原理框图如图2所示。

图2 硬件原理Fig.2 Principle block diagram of hardware

FPGA选用XILINX公司的XC7VX690T-2FFG1927I，该芯片具有专用的JESD204B接口，可以与ADC，DAC无缝衔接；ADC选用TI公司的射频采样ADC：ADC12J4000NKE，可直接转换射频信号，采样率达到4 GS/s；DAC选择ADI公司的AD9164BBCAZ，这是一款高性能16位数模转换器和直接数字频率合成器，支持高达6 GS/s的更新速率；PLL选择ADI公司的LMK04828，可完美支持JESD204B协议；VCO选择ADI公司的LMX2594，这是一款高性能宽带合成器，可在不使用内部加倍器的情况下生成10 MHz～15 GHz的任何频率，并且具备非常低的带内噪声和集成抖动，硬件平台实物如图3所示，尺寸为3U。

经实测，对于2.0 GS/s采样，本文高速调制解调器ADC SFDR指标优于55 dBFS，DAC SFDR指标优于58 dBc。

图3 硬件平台实物Fig.3 Physical picture of hardware platform

3 FPGA软件设计

3.1 顶层软件设计

高速调制解调器FPGA软件包括调制软件和解调软件两部分，受FPGA最高处理时钟的限制，传统的串行实现方式无法实现2 Gb/s的调制解调，因此必须采用并行处理方案，如并行滤波、并行同步等。本文采用VHDL语言[10]对FPGA调制解调软件进行设计。

调制软件设计框图如图4所示。

信源信息经过信道编码、16APSK相位映射后生成4路并行I、Q信号，插入报头、同步头后经2倍8路并行匹配滤波输出8路并行I、Q基带信号，最后经串并转换后输出至DAC，由DAC完成上变频和数模转换。

解调软件设计框图如图5所示。

图4 调制软件设计Fig.4 Design block diagram of modulation software

图5 解调软件设计Fig.5 Design block diagram of demodulation software

具体描述如下：

① 高速ADC以固定2 GS/s采样率对输入中频信号进行采样，并输出8路并行采样数据给FPGA；

② 在FPGA将8路数据进行1∶2串并转换输出16路并行数据；

③ 对这16路并行数据按免混频结构进行奇偶抽取、插零和取反操作，从而实现正交数字下变频；

④ 对步骤③得到的基带I/Q路数据联合进行32点并行DFT运算，然后分别乘以匹配滤波器经DFT后的系数以实现匹配滤波，再乘以相位旋转因子以实现定时相位误差校正，最后分别做32点IDFT，取无混叠数据输出给下一级模块；

3.2 软件关键技术

3.2.1 并行滤波技术

针对速度需求与现有硬件最高运行时钟有限的矛盾，本文的成型滤波、低通滤波和匹配滤波均采用了并行滤波技术[11]，其中成型滤波、低通滤波采用时域并行FIR滤波，匹配滤波采用频域并行FIR滤波。

① 时域并行FIR滤波

时域并行FIR滤波主要利用了FIR滤波器抽头系数的对称性，设输入序列为x(n)，抽头系数为h(n)，滤波输出为y(n)，则：

(1)

若将输入信号进行L路并行处理，并进行相应的时延，根据式(1)，可以同时获得并行L路输出：

(2)

由此可见，按式(2)进行并行处理，可以使滤波处理工作在较低的时钟速率上，这种方法的本质是以资源换取速度。

本文中，成型滤波软件模块中L=8，低通滤波软件模块中L=16。

会议还邀请了河北省蛋肉鸡产业技术体系岗位专家、河北省畜牧站污染防治科科长刘双，河北省兽药监察所研究员王萍，中国农业大学教授、博士、博士生导师张国中，河北省发酵工程技术研究中心副主任、河北科技大学生物科学与工程学院博士刘金龙，伊莎公司中国区总裁、资深家禽技术专家尚磊作了精彩的学术报告。

② 频域并行FIR滤波

本文中的匹配滤波采用频域并行FIR滤波，未采用前文的时域并行方案是由于本文中的定时误差校正是在频域完成的，继而采用频域滤波，可以进一步降低FPGA乘法器资源使用率。

频域并行FIR滤波利用了基于傅里叶变换的卷积定理，采用DFT实现输入信号与FIR滤波器的卷积运算，实现原理框图如图6所示。

图6 频域并行FIR滤波软件设计框图Fig.6 Design block diagram of frequency domain parallel FIR filtering software

3.2.2 并行定时同步技术

在高速传输中，收发参考时钟的不一致性将导致系统不能正常工作，必须对接收端解调器匹配滤波器输出进行同步抽样，即定时同步或时间同步[12-13]。

本文中，定时误差估计采用文献[14-15]提出的O&M算法，这是一种无偏估计，相比于经典Gardner算法[16-17]，其至少需要4倍采样。O&M算法可以描述为：

假设匹配滤波后的基带信号为rk，表示为：

rk=Ik+jQk。

(3)

对rk取包络平方得到：

(4)

将xk按每L个符号周期分为一段，则通过DFT变换可得到其第m段数据频谱上的符号速率谱线的谱分量为：

(5)

则此谱分量的归一化相角就是定时误差的无偏估计，即：

(6)

取N=4，则式(5)可以表示为：

(7)

显然，Xm的实部对应偶数采样点包络平方，虚部对应奇数采样点包络平方，将式(7)按Xm的实部、虚部分解为：

(8)

(9)

由于在本文中IDFT输出为16路并行数据，对应4个符号，因此对于L1个符号的累积运算，式(8)和式(9)可继续分解为：

(10)

(11)

由式(10)和式(11)分解可以得到O&M算法的并行实现结构，如图7所示。在具体FPGA实现时，其中的平方运算采用硬件乘法器DSP48E1，求相位角采用Xilinx提供的基于Cordic算法的IP核实现。

图7 定时误差估计实现框图Fig.7 Implementation block diagram of timing error estimation

3.2.3 并行载波同步技术

限于FPGA的最高时钟运行速度，传统的串行载波同步算法难以实现，因此本文采用如图8所示的并行载波同步结构。

对于定时同步后的符号数据，首先通过Cordic算法将其由直角坐标转换为极坐标，然后在相位域进行频偏的相偏估计，得到的平均误差信号经过二阶环路滤波和NCO后，再反馈回去做减法，以完成频偏校正，校正后的信号再通过Cordic算法将其由极坐标转换为直角坐标得到载波同步后的基带信号，Cordic利用FPGA自带IP核实现。

相偏估计误差可以表示为[18-19]：

(12)

式中，ek为误差输出；ck为定时同步后的复信号；Θ为环形区域内的星座点集合；φk为鉴相输出；λ为误差阈值，取值为0.1π。

4 性能测试

为了充分验证设计方案的可行性，在实验室环境高斯白噪声信道下对高速调制解调器进行误码性能测试，测试框图如图9所示，通过调节宽带噪声源输出噪声强度，获得不同信噪比下的误码性能。解调性能测试结果如图10所示，可以看出，在误码率为1×10-5时，解调损失优于2 dB。

图9 测试框图Fig.9 Diagram of test

图10 解调性能测试曲线Fig.10 Test curve of demodulation performance

5 结束语

本文基于软件无线电思想，设计实现了一种UAV地空高速调制解调器，通过采用JESD204B接口协议，解决了ADC/DAC与FPGA间的高速数据传输问题；通过并行信号处理，解决了速度需求与现有FPGA最高运行时钟有限的矛盾。经过测试，设计实现的高速调制解调器可以实现2.0 GS/s数据传输速率的16APSK信号的调制解调，在误码率为1×10-5时，解调损失优于2 dB，满足工程实际需求。