28 nm体硅工艺组合逻辑电路单粒子瞬态脉冲宽度研究

李同德，赵元富,†，王 亮，舒 磊，苑靖爽，黄 昊，王 维

(1. 北京微电子技术研究所，北京 100076；2. 中国航天电子技术研究院；3. 中国航天科技集团有限公司 抗辐射集成电路技术试验室： 北京 100094)

单粒子效应(single event effect, SEE)是指当集成电路工作在辐射环境中，粒子入射到半导体材料中会产生电子-空穴对，在电场和浓度梯度等因素的作用下形成电流，改变器件原来的状态。单粒子效应引起的错误又分为硬错误和软错误。其中，单粒子软错误是指单粒子入射虽对电路的状态产生了影响，但不会对电路造成不可恢复的损伤错误。单粒子软错误分为单粒子翻转(single event upset, SEU)和单粒子瞬态(single event transient, SET)等，SEU指直接导致存储电路数据出现翻转的错误，SET是指在组合逻辑电路中产生瞬时脉冲，并在组合逻辑电路中传播，当传播至时序电路后配合时钟才可能会造成电路错误。随着工艺的进步，集成电路的工作频率也在大幅提升，导致瞬态脉冲在传播过程中锁存窗口掩蔽[1-2]等的概率较小，相反，时钟频率的提高使SET导致的错误呈上升趋势。有研究表明，SEU对时钟频率不是很敏感，而SET导致的错误数随时钟频率的提升而增加[3-5]。当工艺尺寸为0.6 μm时，发生在组合逻辑电路中的SET对软错误的贡献占比很小[6]；当工艺尺寸为70 nm时，时序电路和组合逻辑电路对软错误的贡献基本一致；当工艺尺寸小于45 nm时，发生在组合逻辑电路中的SET引起的软错误将超过时序电路。有研究表明，SET逐渐成为软错误的主要来源，为电路加固设计带来了挑战[7-10]。

28 nm体硅工艺是平面结构中主流的先进工艺，具有较高的性能和较低的功耗，目前已广泛应用于物联网和车载系统等领域。而随着宇航领域对高载荷和高数据通量的需求，采用28 nm或更先进的工艺是宇航用高性能集成电路的必然趋势[11]，而28 nm体硅工艺组合逻辑电路的单粒子脉冲宽度分布研究尚未见报道。

本文从目标电路设计出发，通过流片、封装和试验模拟等过程，获取了28 nm体硅工艺的不同结构单粒子脉冲宽度的分布数据，并分析了出现不同脉冲宽度的机理。试验结果有力支撑了纳米工艺集成电路抗单粒子瞬态脉冲的加固设计。

1 SET产生原理及测试

1.1 SET产生原理

粒子入射引起组合电路单个门的输出端出现瞬态脉冲，即为SET效应。以一个反相器为例，图1为单粒子造成反相器产生瞬态脉冲示意图。当粒子轰击反相器的NMOS管时，会在PN结耗尽层发生电荷的沉积和收集，在电场的作用下产生瞬态电流，瞬间拉低漏极电压。当产生的电荷逐渐被吸收后，漏极电压又会很快地恢复到未受辐射前的高电平状态，这一过程就造成反相器输出端出现了一个瞬态的电压脉冲。由于组合逻辑电路本身没有存储的功能，这个瞬态电压脉冲并不会马上造成由组合逻辑和时序单元构成的集成电路数据发生错误。当瞬态电压脉冲传输、变形传递到存储单元，并在时钟的配合下由存储单元采集到时，就造成电路中数据的错误，如图2所示。随着工艺的进步，时钟频率随之提高，SET被捕获导致数据出错的问题愈发严重。目前，针对SET采用的加固方法主要有滤波[12-14]等，而针对某种工艺下的脉冲宽度则是加固设计的基础。

1.2 目标电路

针对数字电路设计中常见的组合逻辑门，如反相器、或非门及与非门3种类型的单元，同时考虑不同的驱动能力，设计了最小驱动和2倍驱动反相器单元。考虑输入个数，设计了2输入和4输入或非门。目标电路的基本结构如表1所列。

表1 目标电路结构Tab.1 Structure of target circuit

1.3 SET测试电路

目标电路正常输出为“0”。发生SET时输出会产生一个高的瞬态脉冲，经过2个检测寄存器转化为具有一定延时差(即脉冲宽度)的2个信号，分别经过2条延时不同的缓冲器(buffer)链传播并分别接到触发器的数据端和时钟端。其中，数据端的信号晚于时钟端的信号，数据端的buffer延时小于时钟端的buffer延时。当2个信号经过的延时差小于脉冲宽度时，寄存器采到的值为“0”，当2个信号延时差大于脉冲宽度时，寄存器采到的值为“1”。通过前m个值为“0”的寄存器和buffer的延时差可得到测量的脉冲宽度[15]。SET脉冲宽度测试原理如图3所示。每隔一段时间(如1 μs)扫描使能信号时，会串行读取一次所有锁存器的值，读完后施加短时复位信号。如某次读值之前发生了SET，那么输出结果如“11111……000……1111”的形式。其中“0”的个数即代表了脉冲宽度。

2 单粒子试验系统及设置

内核电源的电压设置为0.9 V， IO电源的电压设置为3.3 V。由电路板上的FPGA提供输入测试激励向量给测试电路，将电路的输出信号再发回给FPGA进行实时比较，FPGA将比较完后统计的错误数发回给上位机，获得单粒子翻转数。试验源为中国原子能科学研究院重离子加速器[16]，试验所用的辐射粒子为Kr离子，LET值为38.06 MeV·cm2·mg-1。

3 试验结果

使用Kr离子进行5种类型逻辑电路的辐射模拟试验，测得28 nm组合逻辑电路SET脉冲宽度分布，如图4所示。由图4可见，5种类型电路的脉冲宽度分布在26～234 ps之间，其中：反相器电路的脉冲宽度分布在26～156 ps之间；2输入与非门电路的脉冲宽度分布在52～156 ps之间；2输入或非门电路的脉冲宽度分布在52～182 ps之间；4输入或非门电路的脉冲宽度分布在52～234 ps之间；最小驱动反相器的最大脉冲宽度为130 ps，最小脉冲宽度为26 ps，同时2倍驱动反相器的最小脉冲宽度也为26 ps，最大脉冲宽度则为156 ps。4输入或非门电路的最大脉冲宽度为234 ps，次大值为208 ps，也比其余电路的最大脉冲宽度大。此外，除最小驱动和2倍驱动反相器电路外，其余电路的最小脉冲宽度均为52 ps。

4 分析与讨论

4.1 叉指结构对SET脉冲宽度的影响

图5为最小驱动和2倍驱动反相器电路脉冲宽度分布。由图5可见，与最小驱动反相器结构相比，2倍驱动反相器的单粒子脉冲宽度分布整体在图5中靠右位置，表明辐射对后者的影响更大。最小驱动反相器在版图实现上没采用叉指(finger)结构，但2倍驱动的反相器在版图上使用了finger结构，造成更严重的寄生双极效应，导致SET脉冲宽度增大。寄生双极效应是影响SET脉冲宽度的主要因素[17]。图6为体硅PMOS器件中的寄生结构，为由源、漏和陷阱构成的PNP结构。当粒子在陷阱中产生电流并通过陷阱电阻Rn时，使PNP结构处于放大状态，造成SET脉冲宽度变大。虽然finger结构提供的恢复电流更大，但试验结果表明，2倍驱动的反相器产生的脉冲宽度更大。分析认为这是由于在finger结构中，存在对SET更敏感的寄生结构，如图7所示。

4.2 P管串联结构对SET脉冲宽度的影响

图8为2输入与非门和或非门的单粒子脉冲宽度分布。由图8可见，2输入或非门中产生的SET脉冲宽度比2个输入与非门中的更大，前者的最大脉冲宽度比后者增加了16.7%。图9为2输入和4输入或非门的SET脉冲宽度分布。由图8和图9可见，4输入或非门的最大脉冲宽度比2输入与非门增大了50.0%，4输入或非门的最大脉冲宽度比2输入或非门增大了28.6%。同时需要说明的是，整体脉冲宽度分布也有此规律。这是由于PMOS串联为节点提供的恢复电流的能力变小，造成更大的脉冲宽度。

5 结论

本文设计了一款针对反相器、或非门和与非门3种组合逻辑电路的脉宽检测电路，通过辐射试验获得了28 nm体硅工艺组合逻辑电路的SET脉冲宽度分布，并分析了电路逻辑实现及版图布局对SET宽度的影响。研究结果表明：(1)4输入或非门的脉冲宽度最大，为234 ps，其余组合逻辑电路的脉冲宽度分布在26～182 ps之间；(2)2倍驱动反向器结构的脉冲宽度大于最小驱动反相器，分析认为是finger结构中寄生效应更严重所导致；(3)最小驱动的2输入或非门和4输入或非门、最小驱动反相器和2输入与非门的脉冲宽度分布显示，PMOS串联会使脉冲宽度更大。本文研究结论可为纳米体硅工艺集成电路SET加固设计提供参考依据。