一种用于时间交织型SAR ADC 的电容校正技术

杨荣彬，徐振涛

（成都铭科思微电子技术有限责任公司，四川 成都 610051）

0 引言

高速ADC 作为关键模块在航空航天、雷达通信[1]和软件无线电等领域发挥着重要作用。随着应用的发展，这些领域对模数转换器的性能要求越来越高，特别是在对续航有限制的应用场合，不仅需要ADC 的速度和精度满足系统要求，还对ADC 的低功耗提出了明确要求[2]。

逐次逼近（Successive-Approximation-Register，SAR）ADC 由于其本身的类数字电路特性，使得该类型的ADC可以较好地发挥先进工艺制程的优势，在提高性能的同时降低功耗。随着集成电路的制造工艺发展到纳米量级，SAR ADC 的功耗优势将越来越明显[3-5]。

时间交织（Time-Interleaved，TI）ADC 是将多个低速工作的ADC 按照时间顺序依次对输入信号进行采样并转换量化输出，并将各低速ADC 的输出结果按对应的工作次序交织成最终输出，以实现模拟信号到数字信号的高速转换。随着集成电路制造工艺的发展，基于纳米工艺设计制造的低功耗高速时间交织型SAR ADC 在近年来越来越受到人们的重视[6-8]。

1 SAR ADC 电容失配对时间交织结果的影响

SAR ADC 按照其DAC 的构成元件不同分为多种类型，其中较为常见的电荷重分配型SAR ADC 由电容阵列构成的DAC、比较器和SAR 逻辑电路三个主要模块构成。而构成DAC 电容阵列的电容的失配是影响该类型SAR ADC 性能的重要因素[9-10]。

对于单个工作的SAR ADC 而言，DAC 的电容失配主要影响ADC 的线性度，具体性能参数体现为微分非线性误差（Differential Nonlinearity，DNL）[11-12]和无杂散动态范 围（Spurious Free Dynamic Range，SFDR）。以M位的二进制DAC为例，DNL 最大的码字通常出现在最高位跳变处，即码字从011…11 跳变为100…00。此时，构成DAC 的所有电容均需要切换，是电容阵列中电容切换最多的时刻，而每个电容的失配都会对DNL 有所贡献。假设单位电容的标准差为ΔCU，考虑到全差分结构，共有2×（2M-1）个单位电容发生切换接到参考电压，如图1 所示。

图1 最大DNL 时开关切换示意图

由此得到对应的电压增量ΔVU为：

所有发生切换的电容的总容值变化量的标准差ΔC 为：

因此可以得到每个量化步长对应的电压变化量的标准差为ΔV：

电容失配对于SFDR 参数的影响将以10 通道1.25 GS/s时间交织型SAR ADC 为例进行阐述。根据时间交织ADC原理，10 通道1.25 GS/s 时间交织型SAR ADC 的各低速ADC 的工作速率为125 MS/s。当低速SAR ADC 中的DAC 电容存在失配时，其输出信号的频谱图如图2（b）所示，仅引起谐波分量，造成各ADC 自身的SFDR 恶化。

图2 DAC 电容失配对单通道ADC 的影响

对于将多个低速SAR ADC 通过时间交织形成的高速ADC，DAC 电容失配的影响则分为两种情况。（1）通过时间交织构成高速ADC 的各低速SAR ADC 的DAC 电容失配之间没有相关性，则该失配主要贡献噪声，即增加高速ADC 输出信号频谱的噪底；（2）通过时间交织构成高速ADC 的各低速SAR ADC 的DAC 电容失配完全一致，即相关系数为“1”的全相关，则在交织构成的高速ADC 输出频谱上将表现出明显的谐波，导致SFDR 性能的明显下降，如图3 所示。

图3 DAC 电容失配对时间交织ADC 的影响

2 时间交织型SAR ADC 电容失配校正方法

以上分析和仿真结果表明，为了保证时间交织型SAR ADC 具有良好的线性度，则需要尽可能地降低其低速SAR ADC 中DAC 的电容失配。由于电容失配的大小严重依赖于集成电路制作工艺本身，可控性差，因此，本文将采用校正的方法来降低DAC 电容失配对时间交织型SAR ADC 性能的影响，具体校正流程如图4 所示，其主要分为两大步骤：权重校正和增益校正。

图4 时间交织ADC 电容失配校正流程图

首先，需要各低速SAR ADC 采用低位电容量化高位电容的方式校逐一获得DAC 电容阵列中各电容的权重值[13-15]。例如，如图4 所示，第6 位电容的权重值是通过第0 至第5 位电容量化得到的，之后再使用第0 至第5 位电容以及新得到的第6 位电容的权重值来量化第7位电容的权重，以此类推，直到量化完成最高位电容。为了消除噪声对电容权重量化结果的影响，每一位电容的量化取权重过程都将进行128 次并取平均值作为最终的电容权重。

由于电容失配校正后会导致各低速SAR ADC 的总电容权重不同，进而引起相互间的增益误差。因此，在各低速SAR ADC 的DAC 电容校正完成后，须进行增益误差校正，具体方法为：将各低速SAR ADC 中DAC 电容阵列校正后的各电容权重进行相加，获得总电容权重。通过统计获得所有低速SAR ADC 中的最大总电容权重值，并将所有低速SAR ADC 的总电容权重向最大值进行“归一化”操作，完成各低速SAR ADC 的增益误差校正。

图5 展示了在DAC 电容有失配的情况下，通过本文方法进行电容校正前后的时间交织型SAR ADC 的输出频谱。

图5 时间交织ADC 中DAC 电容失配校正前后的频谱图

3 结论

随着系统应用对高性能且低功耗的高速ADC 的需求日益增长，基于SAR ADC 的时间交织模数转换器成为了优选方案之一。然而，时间交织型SAR ADC 中必然存在的DAC 电容失配严重制约着该类型高速ADC 的性能。本文在分析DAC 电容失配影响的基础上，结合低速SAR ADC 的电容校正方法，提出了一套适用于时间交织型SAR ADC 的电容校正方法，实现了超过9 dB 的SFDR 和超过2.5 dB 的SNDR 性能提升。