地面监测站全国产化信号处理单元硬件设计

2021-06-29中国电子科技集团公司第二十研究所

电子世界 2021年10期

中国电子科技集团公司第二十研究所肖驰

信号处理单元是目前卫星导航监测站全国产化验证中的重要部分，该单元完成整个卫通系统基带信号的采集、处理、转存功能。本文采用了以FMC接口为媒介的载子板架构设计，从原理功能分析、接口设计、硬件方案等方面分别介绍了该单元中FPGA载板和AD/DA子板的具体实现方式。经测试，该单元功能正常，运行良好，为卫星导航地面监测站核心系统自主可控打下了基础。

卫星通信系统主要由通信卫星、跟踪遥测及指令分系统、监控管理分系统和地球站分系统组成。其中地球站分系统主要包括地面通信系统、监控系统、电源系统等。地面通信系统作为星、地信息传输过程的中继站，以地面监测站的形式存在，承担数据的接收、发送、分析、处理、储存、显示和控制等任务，其中信号处理单元是监测站中不可或缺的重要部分。

1 原理功能分析

以FPGA作为控制单元，DSP作为解算处理器，AD/DA实现模数/数模转换的信号处理单元可以实现卫星通信中数据的采集、处理和转存。考虑到适配不同的模拟输入信号，保证系统通用性、兼容性、可靠性、测试性和维修性等性能，本文采用以FMC接口为媒介的载子板架构设计。载板主要完成数据处理功能，子板主要完成数据采集/输出功能。主要由数据采集/输出模块、数据处理和存储模块、时钟模块、外围接口模块和电源模块组成。

数据采集/输出模块主要采集2路模拟中频或基带信号，经数据处理模块处理后下发指令选通1路I和Q信号或差分信号输出，通过自带上变频功能的数模转换器转换为模拟信号后发送到后续功能模块。时钟模块和电源模块分别给整个信号处理单元提供时钟和电源。

利用FMC接口的通用性和兼容性，通过载板上FPGA在系统中的重配置就可以在不改变载板硬件设计的基础上，实现针对收发不同通道数和不同信号速率要求的AD/DA的功能重构，从而完成不同条件下的测试功能任务。

2 接口设计

本设计中选择复旦微的JFM7K325T作为逻辑控制单元，对高速信号进行预处理，实现并行逻辑运算，降低数据速率后发送给DSP。JFM7K325T中包含可用于实现常规数字逻辑和分布式RAM的CLB模块。此外，还包含I/O、Block RAM、DSP、MMCM、GTX等可编程模块，可以方便地实现各类特定应用。选择国防科大的FT-M6678作为解算处理器，完成复杂数据处理。FT-M6678单片包含8颗高性能DSP内核，每颗内核最高主频1GHz，支持定点和浮点运算，最大定点性能32GMAC/s，最大浮点性能16GFLOPS。FPGA和DSP之间通过GPIO、SRIO和EMIF总线进行数据交互。

图1 数据处理单元组成架构

提供外部接口包括：4路4×SRIO、12T/R光纤接口、16×LVDS、4路千兆以太网（2路1000base-X，2路1000base-T）、4路全双工RS422、1路RS232、16路离散LVTTL、单宽FMC扩展槽、2路射频输入，2路射频输出，1路时钟输入，1组调试接口和1组供电接口。整个信号处理单元通过VPX连接器与背板和其他功能单元相连。

3 硬件方案

信号处理单元由载板和子板组成。主要包括1片高性能FPGA（JFM7K325T）、1片DSP（FT-M6678）、1片ADC（JAD9268-100）、2片DAC（SDA9783MC、JDDS9957）以及DDR3、Flash、时钟管理、电源管理、在线加载等附属电路。本板电源采用VPX提供的+12V/3.3V输入，板内二级电源转换主要为FPGA、DSP、CPLD、AD/DA、时钟等芯片供电。信号处理单元硬件设计框图如图2所示。其中实线框内部分为FMC子卡电路框图，通过FMC连接器与载板实现数据交互。

3.1 数据采集/输出模块

数据采集/输出模块由AD/DA及其调理电路组成，共包含1路A/D采样，1路D/A输出和1路UC输出。其中，A/D采样电路对输入信号为载频12MHz、带宽10.23MHz的中频信号进行采样，选择国产的16位双通道100MSPS的JAD9268-100实现模数转换功能，采样时钟频率选择为102.3MHz。D/A变换电路和UC上变频电路对FPGA产生的基带信号进行插值、混频和上变频，输出中频信号，分别选择双通道16位500MSPS D/A转换器SDA9783MC和1GSPS数字上变频电路JDDS9957作为模数转换器，采样时钟频率均为409.2MHz。

图2 信号处理单元硬件设计框图

3.2 数据处理和存储模块

数据处理和存储模块主要完成信号处理和缓存功能，主要器件为FPGA、DSP、CPLD、DDR3。其中FPGA完成信号处理、控制和通信功能。FPGA承担数字信号的预处理功能；与一组驱动芯片相连，预留多路交互信号；与A/D、D/A和DSP连接，实现对A/D、D/A采样和DSP的控制；与一片12T/R光模块连接，完成通信功能；外挂一片Nor Flash，实现程序上电加载。DSP作为解算处理器，外挂两片DDR3实现数据的缓存功能。CPLD选择华微的HWD2210，主要完成上电控制、健康管理和在线升级功能，外挂一片QSPI Flash。

3.3 时钟模块

时钟模块分为子板时钟和载板时钟两部分。

子板时钟由外部时钟输入，频率为40.92MHz，经过GM4526C时钟发生器后给AD/DA芯片提供采样时钟，同时给FPGA提供1路时钟备用。

载板的时钟模块需要给整个系统提供以下时钟：

（1）FPGA时钟：2路125MHz的差分时钟，分别用于FPGA的全局时钟和DDR参考时钟；4路125MHz的GTX收发器参考差分时钟，分别挂在4个GTX bank；

（2）DSP参考时钟：3路单端25MHz CMOS时钟，用于CORE时钟、DDR时钟；

（3）3路LVDS差分125MHz时钟送给SGMII/SRIO/GMAC时钟；1路25MHz时钟送给PHY，1路25MHz时钟送给CPLD。

3.4 外围接口模块

整个信号处理单元通过VPX连接器与背板和其他功能单元相连。外为接口模块主要包括连接器和接口、驱动芯片。提供外部接口包括：4路4×SRIO、12T/R光纤接口、16×LVDS、4路千兆以太网（2路1000base-X，2路1000base-T）、4路全双工RS422、1路RS232、16路离散LVTTL、单宽FMC扩展槽、2路射频输入，2路射频输出，1路时钟输入、1组调试接口和1组供电接口。

3.5 电源模块

本板电源采用VPX提供的+12V/3.3V输入，板内二级电源转换主要为FPGA、DSP、CPLD、ADC、DAC、时钟芯片、驱动芯片及其他芯片供电。电源模块共用到0.8V、1.0V、1.2V、1.5V、1.8V、2.5V、3.3V几种电平，上电顺序如下图3所示。其中CPLD使用VPX3.3V辅助电源供电，FPGA、DSP、ADC、DAC、时钟芯片、驱动芯片及其他芯片根据供电电源精度要求和电流大小，选择DC-DC或LDO供电。