基于施密特触发的高鲁棒性亚阈值标准单元

张跃军 韩金亮 张会红*

①(复旦大学专用集成电路与系统国家重点实验室 上海 201210)

②(宁波大学信息科学与工程学院 宁波 315211)

1 引言

生物医疗、射频识别、无线传感网络与环境监测等应用领域通常对芯片的功耗具有苛刻的要求。芯片功耗包括动态功耗和静态功耗。纳米级工艺下，芯片静态功耗占主导地位，其与电源电压呈指数关系。当电源电压降至亚阈值区，功耗能够降低2～3个数量级，降低电源电压被认为是目前降低芯片功耗最直接且最有效的方法[1，2]。但是标准数字逻辑电路无法在亚阈值电压下正常工作。当电源电压下降到阈值电压附近，电路延时和漏电流急剧增加，电压传输特性(Voltage Transfer Characteristics， VTC)恶化，晶体管驱动能力失配，导致电路稳定性降低且对工艺偏差非常敏感[3—5]。此外，电源电压的降低可以减少翻转功耗，但会使晶体管在相对较长的时间内处于半导通状态，从而增大泄漏功耗[6]。在亚阈值区，受反向短沟道效应(Reverse Short Channel Effect， RSCE)和反向窄宽度效应(Inverse Narrow Width Effect， INWE)的影响，晶体管的阈值电压随着晶体管的沟道尺寸而改变[7]。RSCE和INWE效应对亚阈值电路性能影响的好坏与器件尺寸紧密相关，表现为电路面积、延时和功耗的优化或恶化[8]。如何有效地利用RSCE和INWE效应，改善亚阈值电路性能，已经成为当前研究的热点之一。

在亚阈值数字标准单元库设计及系统设计方面，研究者已经开展相关研究工作。文献[9]提出采用MOS管堆叠的扩展传输门标准单元电路结构，利用堆叠效应减少漏电流。在90 nm工艺下仿真验证，与传统布尔逻辑电路相比，其漏电流与信号损失得到显著改善。Lotze等人[10]在固态电路(Journal of Solid-State Circuits， JSSC)上发表的施密特型亚阈值标准单元电路设计技术，该标准单元电路利用施密特触发(Schmitt Trigger， ST)原理改进逻辑门电路结构，结合RSCE效应对晶体管尺寸进行调整和优化，达到减少泄漏电流、提升抗噪声能力、加强鲁棒性的目的。Sharma等人[11]提出晶体管的最大电流电容比(Current to Capacitance Ratio， CCR)，优化晶体管尺寸，给出CCR最大时的晶体管最佳沟道长度解析表达式。文献[12]提出可调节的P/N比来优化电路版图，该方法允许每个单元单独调整P/N比，填补标准单元版图槽口，提高版图面积利用率。虽然该版图设计技术可以有效降低标准单元的功耗，但P阱和N阱边界不规则可能导致芯片良率的降低。

鉴此，通过对已有技术和亚阈值电路特性的研究，本文提出一种高鲁棒性标准单元设计方法。该方法利用施密特触发的迟滞效应改进标准单元电路结构；然后，采用INWE的最小宽度尺寸调节策略与分指版图设计方法加强MOS管的驱动电流并提升电路工作速度；最后，在TSMC 65 nm CMOS工艺下，对所提的标准单元电路进行特征化、提取时序与物理参数，实现亚阈值标准单元库并完成ISCAS测试验证。

2 施密特触发逻辑

2.1 施密特触发逻辑基本原理

亚阈值电流Isub计算公式如式(1)所示[13]，W和L分别为MOS管的有效沟道宽度和长度，VTH为晶体管阈值电压，m为体效应系数，VT=kT/q为热电参数，I0为方块漏极电流，e为自然常数，VGS为栅源电压，VDS为漏源电压。从表达式可知，亚阈值电流与电源电压呈指数关系，随着电源电压的降低，亚阈值电流呈指数级增加。在亚阈值区，栅极电压和漏-衬底电压较小，因此栅泄漏电流和反偏结的泄漏电流与亚阈值漏电流相比可忽略不计，电路的漏电流主要是亚阈值泄漏电流。

传统的6T施密特触发器如图1(a)所示，由6个晶体管构成，P0， P1为堆叠PMOS管将输出拉高，N0， N1为堆叠NMOS管将输出下拉。P2， N2为反馈晶体管，通过输出信号反馈来提高电路的开关阈值。当输入信号为0时，VOUT为1，N2导通，将结点X处的电容上拉至高电平，使得N1的VDS接近零，N1的VGS小于0，如图1(b)。由式(1)可知，抑制漏电流呈指数上涨，且N1关断的更加彻底，因此亚阈值漏电流大大降低。当输入端从0→1过渡时，反馈晶体管N2通过提高N1的源电位来保持输出端的逻辑“1”。由于中间结点X电压上升，导致N1的VSB大于0， N1的阈值电压提高，从而产生更高的开关阈值。对于输入为1时，VOUT为0， P2打开，节点Y的电容通过P2放电。此时，P1的VDS接近零，P1的VGS大于0，反馈管P2将结点Y放电到低电位，从而极大地减少泄漏电流，如图1(c)。此外，开关阈值也可以通过1→0输入转换期间的反馈机制来提高。

图1 6T施密特触发器及其泄漏路径

由于P2与N2管的反馈，使得ST的VTC在上升和下降时产生明显的滞后，该现象称为迟滞效应，如图2(a)所示。假定NMOS晶体管的阈值电压为VTN， PMOS晶体管的阈值电压VTP， KN0， KN2，KP0和KP2为MOS管的器件跨导，VHL和VLH分别为低触发电压和高触发电压，VOH为输出高电压，VOL为输出低电压。VLH， VHL计算如式(2)和(3)所示

因此，相对于一个无迟滞的静态逻辑门，施密特触发器显示出卓越的噪声抑制能力。噪声容限之和可能超过电源电压[14]，如式(4)所示

其中，VNML， VNMH分别为低电平噪声容限和高电平噪声容限。对于输入0，由于NMOS晶体管的弱传输“1”特性，结点X处会出现弱“1”电压。漏极引起的势垒降低效应(Drain-Induced Barrier Lowering， DIBL)[15]将导致通过N0的漏电流显着降低。同样，对于输入1，由于PMOS晶体管的弱传输“0”特性，得益于DIBL效应，通过P2的漏电流也显着降低。图2(b)为ST与标准反相器的开关电流比(Ion/Ioff)，该结果是在TSMC 65 nm CMOS中仿真得到，两个设计中的器件具有相同的尺寸[3]。可以看出，ST的开关电流比率比传统反相器的开关电流比率明显增高，甚至高出两个数量级。ST结构能够使漏电流显著减小，并增大Ion/Ioff比率，从而确保电路的高鲁棒性。

2.2 施密特触发逻辑门电路

传统的施密特触发逻辑门结构，如图3所示[10]。与常规逻辑门相比，ST结构采用堆叠方式增加晶体管数量，并在NMOS和PMOS堆叠处添加反馈管，实现具有迟滞特性的输出信号。ST逻辑门的迟滞特性有助于提高亚阈值区的抗工艺偏差与抗噪声能力，堆叠效应有利于减少漏电流。但是，ST逻辑门的面积开销较大，扇入数为n的ST逻辑门的晶体管数量达2(2n+1)。此外，ST NOR2上拉网络采用4管堆叠模式，ST NOR3上拉网络采用6管堆叠模式，堆叠效应将急剧增加电路延时。

3 基于施密特触发的亚阈值标准单元设计

3.1 半堆叠式施密特触发逻辑门电路

针对上述亚阈值电路的设计难点与ST逻辑门存在的缺陷，提出一种高鲁棒性ST亚阈值电路设计方法。该方法利用ST逻辑的迟滞效应优化布尔逻辑门，减少亚阈值电路的漏电流、提高逻辑门的稳定性和抗工艺偏差能力。

图2 6T施密特触发器的VTC曲线和开关电流比率

本文采用半堆叠式ST结构设计NOR2， NOR3，NAND2， NAND3等逻辑门，电路结构如图4所示。在NOR2中，电路上拉路径的堆叠结点处添加栅极反馈P2管，构成P型半堆叠式ST结构，如图4(a)所示。上拉路径与ST结构具有相同功能，当P2与N2管同时导通时，将堆叠结点处的电容放电，使P1的VDS≈0且VGS＞0。由2.1节的分析可知，减少上拉路径的漏电流，并有效提高开关阈值电压。在NAND2中，电路下拉路径的堆叠结点处添加栅极反馈的N2管，构成N型半堆叠式ST结构。当N2与P2同时导通时，对下拉路径的堆叠结点处电容充电，使N0的VDS≈0且VGS＜0，其下拉路径与ST结构具有相同的迟滞特性。

在NOR3中，上拉路径中存在两个堆叠结点，添加两个栅极反馈P3， P4管连接到堆叠结点处，使上拉路径具有与ST结构功能一致的双重反馈，同样地，构成P型半堆叠式ST结构。当P3与N3同时导通时，对P0与P1的堆叠结点处电容放电；当P4与N4或N5同时导通时，对P1与P2的堆叠结点处电容放电，使得P1与P2管的栅源电压提高，从而减少上拉路径的漏电流。同理，在NAND3的下拉路径中存在两个堆叠结点，添加两个栅极反馈N3，N4管连接到堆叠结点处，使下拉路径构成N型半堆叠式ST结构。电路中存在两条反馈环路，当反馈环路导通时，使得N0与N1的栅源电压降低，从而减少下拉路径的漏电流。由式(2)和式(3)可以推导出NAND3与NOR3的高触发电压VLH和低触发电压VHL，如式(5)、式(6)所示

图3 施密特触发逻辑门

图4 半堆叠式ST亚阈值逻辑门

从式(2)与式(5)中可知，对于NAND3采用双重反馈的N型半堆叠式ST结构，其高触发电压VLH与下拉路径堆叠晶体管的器件跨导有关，通过调节堆叠晶体管的尺寸可以有效地增加VLH的值，从而增加迟滞宽度提升电路稳定性。同理，对于NOR3采用双重反馈的P型半堆叠式ST结构，通过调节上拉路径堆叠晶体管的尺寸，增加电路的迟滞宽度。NAND3与NOR3采用双重反馈环路，由于堆叠效应的存在与ST结构的特性，与NOR2， NAND2相比，可以有效降低漏电流和增强迟滞，从而提高噪声容限。此外，NAND2逻辑门中仅需要7个晶体管，与布尔逻辑电路相比仅增加两个晶体管，而图3中ST NAND2中的晶体管数量为10个，从而实现晶体管数量减少、面积开销降低。同时，与ST NAND2相比，提出的NAND2下拉路径中堆叠的NMOS数量减少1/2，在面积、传输延迟等方面具有优势。同理可得，NAND3， NOR3在晶体管数量与堆叠管数量方面也存在一定的优势。

3.2 基于INWE效应的电路版图

由于INWE效应的存在，在亚阈值区较小的器件尺寸具有更大的驱动电流，相同的器件宽度采用多指版图结构能有效提升电流效率[16]。半堆叠式ST逻辑门采用最小宽度分指版图进行设计。在版图设计过程中，考虑亚阈值区的INWE效应，对MOS管的宽度进行加宽或分指，从而提高或降低MOS管的阈值，加强整体电路的抗噪声能力。设计的NAND2与NAND3电路版图，如图5所示。在上拉路径中，无堆叠点MOS管采用两倍加宽并分指的版图结构。由于INWE效应的存在，宽MOS管具有高阈值电压，可以提高电路的开关阈值。对于有堆叠点的下拉路径，MOS管采用最小宽度分指版图结构，小宽度的MOS管具有低阈值电压，可弥补堆叠结构带来的电路延时。同理，在NOR2与NOR3电路版图中，下拉路径采用两倍加宽并分指版图结构，上拉路径采用最小宽度分指版图结构，如图6所示。与传统的ST逻辑门电路相比，提高电路工作速度，降低面积开销和漏电流。

4 实验结果与分析

4.1 噪声容限

图5 NAND电路版图

为了保证电路稳定工作，半堆叠式ST逻辑门必须具备抗干扰能力，以应对低电压下的工艺偏差、电压波动、电路内部与外部的噪声干扰等。静态噪声容限(Static Noise Margin， SNM)是衡量逻辑单元稳定输出所能承受的最大直流噪声的重要指标[17]。噪声容限的测量方式有多种，蝶形图是一种简单且有效的方法。在上述分析基础上，该文采用蝶形曲线法对标准单元的SNM进行测量[10]。测试电路SNM时，将与非门、或非门采用首尾相接的方式构成交叉耦合环路，图7(a)所示。所测的两条VTC曲线构成蝶形曲线，在蝶形曲线中能插入的最大正方形边长即为被测电路的噪声容限值。如图7(b)为采用1000次蒙特卡洛仿真的反相器环电路的蝶形曲线图。采用上述测试方案，将本文所设计的逻辑门与TSMC 65 nm标准单元的SNM进行比较分析，如图8所示。从图中可知，TSMC标准单元SNM与电源电压比值为16.3%～21.8%，本文所提ST逻辑单元的SNM与电源电压比值为18.5%～24.8%。与TSMC标准单元相比，所设计ST逻辑单元SNM提升11.5%～15.3%。

4.2 功耗、延时和面积

在TSMC 65 nm工艺下，设计基于半堆叠式亚阈值标准单元库，采用HSPICE软件进行仿真验证。在同等条件下将所提设计与同类技术在功耗、延时、功耗延时积(Power Delay Product，PDP)和面积等方面进行比较。简便起见，仅就NAND2，XNOR2的对比仿真结果展开分析。以Cov表示TSMC 65 nm工艺库单元，ST表示传统的施密特逻辑门，opt表示采用INWE尺寸调节策略优化的电路版图。

不同设计方案下NAND2， XNOR2的功耗情况如图9(a)所示。与Cov_NAND2和文献[3]相比，NAND2_本文在0.45 V电压下的功耗分别降低7.17%和21.3%，在电压低于0.45 V时，功耗有更显著的降低。由于文献[3]中的NAND2在输入信号切换时，存在NMOS同时导通的情况，导致电源到地的直流通路，增大电路功耗。与文献[10]相比，在电压为0.30～0.45 V时，NAND2_本文功耗降低20%～30%。采用半堆叠式ST结构设计的XNOR2在电压接近0.45 V时，与Cov相比功耗降低15.6%。所提出的半堆叠式P型与N型ST结构能有效地减少电路的漏电流，进而减少电路的总功耗。

图6 NOR电路版图

图7 SNM测试电路与蝶形图

图9(b)比较不同设计方案下两种门电路的传输延时。可以看出，随着VDD的减小，电路延时急剧增加，当VDD从0.6 V降低到0.3 V时，电路延时最大可增加3×数量级。由于ST结构的迟滞效应与堆叠效应，与其它电路相比，ST_NAND2[10]具有最大的电路延时。与ST_NAND2相比，ST_NAND2_opt在相同电路结构下延时降低，同样的Cov_NAND2_opt的延时也降低，表明最小宽度多指版图设计方法的有效性。由于采用半堆叠式ST结构与最小宽度多指版图设计NAND2，与ST_NAND2_opt相比，其NMOS管的堆叠数量减少1/2，在0.45 V电压时电路延时减小约54.4%。同理，由于迟滞效应的存在，相比于Cov_XNOR2_opt，XNOR2_本文延时略有增加。

图8 不同逻辑单元的静态噪声容限

图9(c)为门电路的PDP对比曲线，随着电源电压的降低，电路的延时迅速恶化，PDP呈现上升的趋势。由于ST_NAND2[10]的延时恶化最大，在0.3 V-0.6 V电压变化范围内具有最大的PDP。NAND2_本文与Cov_NAND2_opt电路相比，PDP的增加始终保持在小幅度范围，但是可靠性与稳定性得到提升。与文献[3]相比，由于NAND2_本文的延时相近，但功耗改善较大，PDP保持在较低的范围内。这表明所提出的半堆叠式ST结构逻辑门在亚阈值区的速度和功耗方面进行了更好的优化。图9(d)为电路的面积开销情况，以Cov_NAND2与Cov_NOR2面积为1×，NAND2_本文与NOR2_本文的面积为1.14×，额外面积开销为14%；N A N D 3_本文与N O R 3_本文的面积分别为2.14×和2.29×，额外面积开销分别为65%和77.5%；XNOR3_本文的面积为1.86×，额外面积开销别为30%。

4.3 ISCAS测试电路

图9 改进的ST电路与标准单元的延时、漏流、PDP及面积的对比

表1 基准测试电路验证与对比

为了进一步验证单元库的有效性，比较综合后的电路性能，选取ISCAS基准测试电路中的5个典型电路作为测试对象[18]。为了便于对比分析，对每个测试电路分别采用两种单元库进行电路综合，两种单元库分别为亚阈值标准单元库和TSMC 65 nm标准单元库(简写为Cov_lib库)。在综合过程中，采用相同的工艺条件(TT工艺角、温度为27 ℃、工作电压为0.6 V)，采用相同类型的标准单元和驱动能力，综合后分别进行延时、功耗和面积的比较分析，比较结果如表1所示。从表中数据可得，本文设计的亚阈值标准单元库：(1)延时平均减少7.71%，最大减少12.9%(c3540)，最小减少3.6%(c432)；(2)功耗平均减少15.8%，最大减少23.6%(c7552)，最小减少8.04%(c499)；(3)面积平均增大24.84%，最大增加32.5%(c432)，最小增加14.3%(c7552)。由于Cov_lib库是台积电公司提供的，在亚阈值电压下晶体管尺寸及电路结构未经优化，综合后电路的延时大大增加，而本文设计的单元库可以改善延时过大的问题。同时，平均功耗的大幅度降低，验证了半堆叠结构减少泄漏电流的有效性。

5 结束语

在对亚阈值电路工作特点、纳米级效应与施密特触发电路结构研究的基础上，结合INWE的版图尺寸优化方法，本文提出一种半堆叠式ST结构的标准单元电路设计方案。从电路和版图两方面对标准单元进行优化，采用堆叠结点处添加反馈管的方式构建类施密特触发逻辑门，采用最小宽度的多指方法设计门电路版图，实现亚阈值电路的开关阈值提高、泄漏电流降低、增强稳定性与鲁棒性。实验结果表明，所设计的逻辑门电路在延时、功耗、PDP和可靠性等方面均有明显的改善。在TSMC 65 nm工艺下完成物理库、时序库和逻辑库，将其应用于ISCAS进行逻辑综合和测试验证，结果表明采用亚阈值单元库在延时和功耗提高显著。