功率集成器件及其兼容技术的发展*

（电子科技大学电子薄膜与集成器件国家重点实验室，成都 610054）

1 引言

功率集成器件是高压集成电路（HVIC）中的核心器件，主要在HVIC 中完成电平位移、功率驱动等功能[1]，目前主流的功率集成器件主要是横向双扩散金属氧化物半导体场效应晶体管（LDMOS）和横向绝缘栅双极型晶体管（LIGBT）。LDMOS 是一种多数载流子导电器件，广泛应用于10～1200 V 甚至是2000 V 的电压领域；而LIGBT 是一种双极型载流子导电的器件，主要作为低损耗的功率开关来使用。功率集成器件广泛用于交流转直流（AC/DC）功率变换、直流转直流（DC/DC）功率变换、高压栅驱动和发光二极管（LED）照明等功率高压集成电路，相关电路被广泛用于消费电子、汽车电子、显示驱动、LED 照明、航空航天和轨道交通等领域[2-3]。因此，在满足高工作电压的同时，可集成功率高压器件需具有低的导通电阻和低的栅电荷以实现低导通损耗和低开关损耗，从而满足相关设备系统高效低功耗发展的需求。此外，功率高压集成器件结构的设计以及其与低压器件的兼容技术也是研究的热点，如今基于自隔离、结隔离或介质隔离技术的双极型-互补金属氧化物半导体-双扩散金属氧化物半导体（BCD）集成技术给功率高压集成电路提供了很好的工艺平台支撑，有力地推动其快速的发展。

本文回顾了功率集成器件的典型结构、功率集成电路工艺以及其他的一些功率集成关键技术，并讨论了功率集成器件及其兼容技术可能的发展趋势。

2 功率集成器件

2.1 LDMOS

LDMOS 是最早开发的可集成横向功率器件之一，也是目前最主流的功率集成器件，在功率集成电路中得到广泛应用[4-7]。自对准双扩散工艺的使用使得LDMOS 器件即使在早期较大的光刻尺寸条件下，仍然可以具有相对较短的沟道长度和较低的导通电阻，此外低掺杂的漂移区能够支持较高的器件漏源间耐压。虽然LDMOS 和垂直双扩散金属氧化物半导体场效应晶体管（VDMOS）的工作机制相同，但与VDMOS相比，LDMOS 的三个电极——源极、栅极和漏极均在硅片表面，易于与互补金属氧化物半导体(CMOS)电路集成，使得LDMOS 在单片集成功率集成电路中更具吸引力。LDMOS 根据应用电压等级的不同可划分为低压LDMOS、中压LDMOS 和高压LDMOS。

低压LDMOS 器件主要是指电压范围小于40 V的LDMOS。传统的低压LDMOS 一般采用积累型结构，如图1（a）所示，栅极场板基本覆盖整个漂移区，器件开启时在漂移区表面形成一层积累层低阻通道，能够有效降低器件的导通电阻，进而降低导通损耗；在漏压不高的情况下，通过栅氧化层可承担栅漏耐压，当栅氧化层不足以承担栅漏高耐压时，可通过在栅极和漏极间引入硅局部氧化（LOCOS）隔离或浅槽隔离（STI）氧化层来提高栅漏耐压。随着功率集成电路所采用的技术节点特征尺寸减小，LOCOS 结构的应力和鸟嘴问题始终得不到较好的解决，虽出现了多晶缓冲LOCOS[8]的改进技术，但在小尺寸的结构中，现已广泛采用STI 隔离技术。

中压LDMOS 主要是指电压范围为40～500 V 的LDMOS 器件，其栅极到漏极间具有一定的漂移区，以承担耐压，如图1（b）所示。而中压LDMOS 还可以采用准VDMOS 的器件结构，如图1（c）所示的n 沟道准VDMOS，通过N+埋层和从表面自上向下的N+扩散层的连接，将传统VDMOS 的衬底N+区引到芯片表面，使得器件的栅、源、漏三电极都在芯片表面。

高压LDMOS 一般指的是500 V 以上级的器件，典型结构亦如图1（b）所示，其漂移区长度更长，以承担更高的耐压。目前的高压LDMOS，其最高耐压已达到1200 V[9-10]甚至是2000 V[11]。

图1 LDMOS 结构

对于高压器件，高耐压是其设计的主要目标，以满足不同高电源电压的应用需求；同时，为缩小芯片面积以降低成本，因此需要单位面积下器件具有低的比导通电阻。LDMOS 器件通常采用降低表面电场（RESURF）技术，包括Single RESURF[12-16]、Double RESURF[17-19]、Triple RESURF[20-22]、Multiple RESURF[23-24]和3D RESURF[25-27]等，并结合场板技术[28-31]、横向变掺杂（VLD）技术[32-34]和超结技术[35-38]等，进一步改善器件电场分布，使得器件在最短的漂移区长度下实现所需的高耐压。

2.2 LIGBT

LIGBT 器件集合了金属氧化物半导体场效应晶体管（MOSFET）和双极型晶体管（BJT）二者的特性，既有MOSFET 高输入阻抗、栅控能力强以及驱动电路简单的优点，同时又具有BJT 的高电流密度、低导通压降以及大电流处理能力的优点，相比于同等电压等级的LDMOS 器件，其可具有更低的比导通电阻，因此在高压大电流应用领域其可作为高压功率开关，单片集成于功率高压集成电路中，在较高电压应用下提供相比于LDMOS 更好的电流能力[39-41]。

LIGBT 结构最早提出于20 世纪80 年代中期，典型的LIGBT 结构如图2（a）所示，其将LDMOS 漏区n+替代为p+，从而在集电极端引入PN 结，在一定条件下PN 结开启，向漂移区注入空穴，形成双极载流子导电模式，显著降低器件的比导通电阻。此外，可以通过阳极短路的结构来改善器件的开关特性，降低关断损耗，典型结构如图2（b）所示。然而对于硅基的LIGBT 结构，其在单片集成时，阳极p+区注入空穴到达漂移区，亦会注入衬底，导致空穴有可能通过衬底到达逻辑控制部分，致使逻辑错误。因此，虽然LIGBT器件提出较早，但据作者了解，硅基LIGBT 尚无量产产品，而随着绝缘体上硅（SOI）材料的成熟，基于SOI衬底材料的LIGBT 可克服传统硅基LIGBT 的应用难题。SOI LIGBT 如图3 所示，由于埋氧层的存在，其有效隔离衬底层与有源层，可完全消除硅基LIGBT 中的空穴注入到衬底现象，且采用介质隔离的SOI 技术易实现器件之间以及高、低压单元之间的完全电气隔离，促使SOI LIGBT 率先应用于等离子显示屏（PDP）显示驱动、小功率的智能功率模块（IPM）以及AC-DC转换IC 等。

相比于功率LDMOS，LIGBT 得益于电导调制效应，使其在维持高击穿电压的同时也能获得很低的导通压降Von；然而，存储在漂移区的大量载流子会使器件在关断时出现较长的拖尾电流，造成较大的关断能量损耗Eoff。同时，LIGBT 中存在一个4 层PNPN 类型的寄生晶闸管结构，该晶闸管结构在导通电流增大到一定程度时可能导通，进而发生闩锁现象，使得器件失去栅极的控制能力，且导通电流由于正反馈而不断被放大，直至造成器件烧毁。国内外诸多学者做出了系列研究，以促进其实用化，从改善LIGBT 工作性能的角度可归为3 类：降低静态功耗[42-44]，降低动态功耗[45-49]和提高安全工作区[50-52]。

图2 基于体硅材料的LIGBT 结构

图3 基于SOI 材料的LIGBT

3 功率集成电路工艺

功率集成电路工艺是实现高压功率器件和低压控制电路集成的制造工艺技术。在功率电子发展的早期，双极型工艺是功率集成电路的主要实现方式，主要面向音频放大市场和电机控制领域，双极型器件以其高增益和好的匹配特性，成为模拟电路应用的最佳选择，并可以通过双极集成注入逻辑(I2L)等结构实现逻辑功能。

然而，在逻辑功能需求持续的增长下，由于设计的复杂性、功耗以及光刻尺寸缩小等限制，I2L 受到了严重挑战。这些问题在CMOS 集成电路中大有改善，因此，至少在低频情况下，采用CMOS 取代I2L 是提高集成电路逻辑控制性能的唯一选择，由此产生了双极型器件与CMOS 集成的BiCMOS（Bipolar CMOS）工艺。

随着功率电子的发展，单片功率需求和开关能力的重要性日益凸显，双极型集成电路受限于双极型器件驱动电流大、开关速度慢及复杂的驱动和保护电路，而DMOS 功率器件由于输入阻抗高、驱动电流小、开关速度快以及稳定性好等特性，更适合作为功率开关使用，成为克服双极型器件缺点的不二选择。为综合不同类型器件的优点，实现性能和成本优势，设计者希望将功率器件与越来越多的模拟和数字电路结合起来，通过Bipolar、CMOS 和DMOS 功率器件的结合实现功率变换和处理，BCD 工艺得以诞生。

BCD 工艺是将Bipolar 模拟电路、CMOS 逻辑电路和DMOS 高压功率器件集成在同一块芯片上的工艺集成技术。由于BCD 工艺结合了DMOS 的高功率、Bipolar 晶体管的高模拟精度和CMOS 的高集成度特性，因此，为充分发挥其优势往往必须从前端到后端进行整体考虑，这就对设计者提出了更高的要求。在电路方面，BCD 芯片的电源电压范围广，逻辑控制、功率部分具有多种电源电压等级；在器件方面，将DMOS 集成在芯片内部面临着漏极引出带来的高压互连等新问题，同时由于DMOS 的功耗远大于芯片中其他模拟、数字器件，必须考虑整个版图的布局以及散热设计。

1984 年，KRISHNA 等报道了基于标准金属栅CMOS 工艺率先开发的一种集成BJT、CMOS 和DMOS 的模拟工艺，命名为ABCD（Analog Bipolar CMOS DMOS）工艺，成为BCD 工艺的前身，然而其为金属栅工艺，并非现在大规模采用的硅栅工艺[53]。1986年，ANDREINI 等将VDMOS 硅栅工艺与传统结隔离工艺相结合，使得NPN、PNP、CMOS 和功率DMOS 等器件集成于同一芯片中，命名为Multipower BCD 工艺。图4 给出了Multipower BCD 工艺所集成的器件剖面结构，其为史上第一个硅栅BCD 工艺[54]。Multipower BCD 工艺使用2～4 Ω·cm 的P 型＜100＞硅单晶材料，与金属栅ABCD 工艺相比，硅栅Multipower BCD 工艺更利于器件的小尺寸化。多晶硅栅“自对准效应”定义MOSFET 结构的源漏区带来了标准CMOS 工艺和BCD 工艺的飞速发展。

图4 Multipower BCD 工艺剖面结构

目前BCD 工艺主要往高电压和小尺寸，即高压BCD 和高密度BCD 方向发展[55]，随着人们对功率集成工艺的不断深入研究以及特征尺寸的不断降低，BCD 工艺在不断地更新换代，性能也在不断提升[56-57]。经过数十年的发展，BCD 工艺如今已成为功率集成电路制造的主流工艺技术。

BCD 工艺的主流发展方向之一是高压BCD，高压BCD 技术是指电压范围在500～1200V、甚至2000 V的BCD 工艺技术，主要用于AC-DC 转换、高压栅驱动电路和LED 照明驱动等[58-61]。为了避免高压器件对其他部分的影响，隔离技术在高压BCD 中需要着重考虑，常见的高压BCD 工艺采用PN 结隔离技术，但是器件耐压越高，所需的外延层厚度越厚，隔离区面积显著增加，在注重面积效率的情况下，介质隔离在高压BCD 中备受青睐。同时，高压功率器件设计是高压BCD 技术研发中的重要组成部分，在一定关态耐压下降低器件的导通电阻是高压BCD 的关键问题。

BCD 工艺另一主流发展方向则是高密度BCD，高密度BCD 技术的发展代表了BCD 工艺技术发展的主流，主要用于需要与小尺寸CMOS 和非易失性存储电路工艺兼容的领域，其电压范围约在5～50 V[62]。高密度BCD 将信号处理和功率处理同时集成在一片芯片上，不仅缩小了系统的体积，提高了电路集成度，同时增加了可靠性，减少了不同模块之间的延迟，提高了系统的工作速度。集成的电子器件越来越多样化，包括从存储器到传感器等，因而能够实现越来越复杂的功能，带来持续增长的市场需求和广阔的发展空间。由于功率器件中深结的形成需要较长时间的高温推结过程，会影响到CMOS 器件或者存储器中的浅扩散区，而且功率器件厚栅氧与CMOS 器件所需的高质量薄栅氧也难以兼容，因此高密度BCD 的挑战在于功率器件与CMOS、非易失存储器等器件结合，来实现最佳的BCD 器件性能。

4 功率集成技术

4.1 隔离技术

功率集成电路中包括不同电压等级的器件，需要采用必要的隔离技术实现不同电压等级的器件及电路的单芯片集成。典型的隔离技术包括自隔离技术、结隔离技术和介质隔离技术。自隔离技术最简单、成本低；结隔离技术更通用，常用于功率集成电路工艺中；介质隔离技术具有优良的隔离性能，且隔离面积小。

4.1.1 自隔离技术

自隔离技术利用高压器件内部漂移区和衬底之间自然形成的反偏PN 结来实现高压的自隔离[63]。采用自隔离技术的LDMOS 结构如图5 所示，N 型LDMOS 晶体管的源极与P-well 及P 型衬底P-sub 连接短接接地；高压漏极N+区与N-well 连接，N-well 和P-sub 形成反偏PN 结。通常器件结构为圆形、跑道型等，漏在中心，接地的P-well 在结构的外侧，使得高压漏极在器件内部，实现自隔离。采用自隔离技术的器件，通过RESURF 技术可以实现1000 V 以上级的关态耐压。自隔离技术实现方式简单，不增加额外的设计结构，减小了器件的工艺和面积开销，但自隔离方法存在一些缺陷：由于自隔离技术始终要求隔离PN结反偏，P 侧需要与器件中的最低电位相连接，因此必须采用共源连接，即使源区的N+和体区P+分开，由于P-well 较高的掺杂，器件源极也不能浮动在较高电压下，限制了电路结构设计的灵活性。

图5 采用自隔离技术的LDMOS 结构

4.1.2 结隔离技术

结隔离是BCD 工艺中最常见的隔离方式，采用结隔离技术的LDMOS 结构如图6 所示，利用外延层和衬底形成PN 结提供衬底隔离，再通过深扩散形成隔离岛，器件做在隔离岛内，从而将每个器件分隔开来[64]。结隔离技术成本低，其相较于自隔离技术电路设计更灵活，所以现在很多功率IC 均采用结隔离。最典型的实现方法是在P 型衬底上注入形成P 埋层，然后再形成N 型外延层，通过注入P 型杂质并推结使得P型杂质纵向穿通整个N 外延并与P 埋层接触，形成N型隔离岛。器件耐压越高，所需的外延层厚度越厚，同时由于横向隔离区的扩散，隔离区面积会增加。采用结隔离技术的器件源端电压可以高于地电位，因此在功率高压集成电路应用中通用性更好。

但结隔离存在一些不可避免的缺陷：首先，当器件耐压提高，外延层厚度有时会增加，用来形成隔离区的P+注入需要更长的推结时间，杂质的横向扩散更加明显，使得隔离区会占据很大的芯片面积，可以通过自下向上和自上向下对通结隔离的方式减少推结时间，从而减小杂质的横向扩散尺寸，但是即使这样隔离区的面积仍然很大，所以对于高压BCD 工艺采用结隔离技术很难降低隔离区面积；其次，功率集成电路中PN 结的反向漏电随温度升高而增大，使得泄漏电流增加；再次，器件PN 结面积增加导致寄生电容增大。

图6 采用结隔离技术的LDMOS 结构

4.1.3 介质隔离技术

介质隔离技术是指电路中各器件通过绝缘介质隔离，是真正意义上的物理隔离。目前出现的介质隔离技术主要包括浅槽隔离、深槽隔离（DTI）以及全介质隔离技术[65-68]。STI 和DTI 仅仅是在器件的侧壁形成隔离，而全介质隔离则在器件底部和侧壁都用绝缘介质隔离形成封闭的隔离岛。全介质隔离一般采用SOI衬底，配合STI 或DTI 工艺来完成。

介质隔离相比其他的隔离方式存在许多优势：隔离宽度较小，所以可以大大节省芯片面积，在较小线宽高集成度的BCD 工艺一般均采用介质隔离；介质隔离效果很好，器件间的串扰和寄生效应很小，减弱了闩锁效应的发生，同时提高了电路速度。采用介质隔离技术的LDMOS 结构如图7 所示，其可以用于常规的体硅衬底材料，如图7（a）所示；亦可以用于SOI衬底材料，如图7（b）所示。前者具有较低的成本，而后者成本较高，但可以实现完全的介质隔离。

图7 采用介质隔离技术的LDMOS 结构

4.2 高压互连技术

高压集成电路中，存在高压信号的互连金属或多晶走线。为实现将低压端控制信号传输到高压端等功能，高压互连线（HVI）通常需跨过LDMOS 和高低压隔离区表面的局部区域[69]。HVI 为正高压，其通过金属、氧化物、衬底的MIS 结构，会引入感应电荷至器件内部，导致如高压LDMOS 器件的源侧栅电极场板末端电场急剧增大，严重影响高压器件和高低压隔离区的击穿电压及可靠性[70]。

4.2.1 厚介质层互连技术

通过增大高压互连线下互连介质层的厚度，有利于降低互连线下电容的影响，进而降低HVI 引入的电荷量，从而削弱其对器件击穿特性的影响[71]。然而过厚的介质层会产生大的台阶高度，使得金属跨过高台阶区出现金属层减薄造成的电迁移和断铝等问题。

SAKURAI 采用硅氧化、Si3N4淀积、干法刻蚀Si3N4和SiO2、湿法刻蚀硅、LOCOS 氧化的方法来减小硅表面台阶高度，如图8 所示。然而该方法带来了额外的工艺步骤，且不能有效避免高压互连线对器件击穿电压的降低[72]。随着集成电路加工技术的进步，金属布线层数的增多，亦可以通过多层金属布线中的后续金属来跨过低场区，通过金属间介质层的引入，以达到增加高压互连线下介质层厚度的目的。

图8 降低硅表面台阶高度的工艺步骤

电子科技大学提出一种多片式高压驱动电路[73]，如图9 所示，将电路中高端电路与低端电路分别集成在不同的芯片中，通过芯片之间的键合金属线完成互连功能，互连线与器件表面的距离相比传统结构大大增加，降低了互连线电位对器件耐压的不利影响。图9中LDMOS 作为电平位移器件使用，芯片一的低端电路部分可以采用常规的低端AC-DC 工艺技术实现，亦可以使用标准CMOS 工艺实现低压电路，而LDMOS 采用高压集成器件制程。芯片二的高端电路可以采用标准的CMOS 工艺实现，因为与低端电路集成在不同的芯片上，则高端电路的衬底可接浮动地电位，避免了传统高端电路中存在的表面器件与衬底之间的PNP 穿通，使得高端电路可与低端电路一同采用标准的CMOS 工艺实现，无需传统的埋层工艺和外延工艺，降低了工艺的复杂度，有效地节省了制造成本。

图9 一种多片式高压驱动电路

4.2.2 掺杂优化技术

通过改变高场区附近的杂质分布，优化掺杂浓度可降低电场峰值，亦有利于削弱HVI 引入电荷对结构耐压的降低。FLACK 采用结终端扩展（JTE）结构，通过优化P-降场层的掺杂浓度来降低高压互连线对RESURF 二极管的影响，其结构如图10 所示[74-75]。借助二维数值仿真，获得了优化的P-降场层浓度。在HVI距离硅表面分别为5 μm 和3 μm 的情况下，具有优化浓度P-结构器件的击穿电压比理想二极管仅降低了18%和37%，相较之下，传统结构击穿电压降低了38%和54%。DE SOUZA 提出线性变掺杂 (LVD)P-层双RESURF 横向功率器件结构[76]，通过数值仿真研究了高压互连线对单RESURF LDMOS、均匀P-层双RESURF LDMOS、LVD P-层双RESURF LDMOS 击穿特性的影响，虽仿真得到了640 V 具有HVI 的均匀P-层双RESURF LDMOS，但未见实验报道。

图10 具有JTE 结构的RESURF 二极管剖面图

4.2.3 场板屏蔽技术

众多学者采用一系列的场板技术降低HVI 对高压器件击穿特性的影响，主要包括：沟阻场板(CS-FP)、单层多浮空场板[77-79]、多层多浮空场板[80-82]、卷形阻性场板(SRFP)[83]和偏置多晶场板(BPFP)[84]。在600 V 以上级的互连技术中，多层多浮空场板和SRFP技术为超高压集成电路产品的量产技术。

MARTIN 介绍了其开发的第二代全集成850 V NMOS 器件，如图11（b）所示。与图11（a）给出的第一代器件相比，其采用了双层多晶浮空场板，并且P+区包围了N+源区。对于无第二层多晶硅的器件，击穿电压从第一代的550 V 增加到660 V；在增加第二层多晶浮空场板后，器件击穿电压可提高到850 V。图11（c）为图11（b）的浮空场板电路等效图，增加的第二层浮空场板可以是多晶场板也可以是金属场板，图中忽略了浮空场板到P-衬底的电容，并且假设金属线上的电压与漏极电压一致。按照浮空场板与漏极横向坐标的远近，将浮空场板分别标为1～n 号场板，最近的为1号场板，最远的为n 号场板，等效电路图中的电容ak（k=1,2,…,n）代表金属线与第k 号场板之间的电容，等效电路图中的电容bk（k=1,2,…,n-1）代表第k 号场板与第k+1 号场板之间的电容，等效电路图中的电压Vk（k=1,2,…,n）代表电容ak两端的电压差。双层浮空场板结构通过浮空场板以及浮空场板之间的电容耦合作用屏蔽高压互连金属线的高压影响，在衬底表面实现近似线性的电势变化，从而有效地优化了衬底表面的电场分布，改善器件击穿电压及可靠性。

图11 浮空场板结构及等效电路

ENDO 提出如图12 所示的SRFP 结构，其在场氧层上引入卷形阻性多晶硅场板，实现了500 V、1 A 的高压集成电路和580 V 的高压器件[83]。对于无SRFP的传统结构，器件易在栅极场板末端发生击穿，且击穿电压会因金属和漂移区的寄生电容充电而从280 V漂移到470 V。而采用SRFP 结构后，电压漂移现象被避免。但SRFP 器件在承受高压时，卷形阻性场板虽然为高阻材料，但仍然会存在微小的漏电流。

4.2.4 自屏蔽技术

FUJIHIRA 提出一种自屏蔽的高压内互连技术[85-86]，针对高压栅驱动电路的典型应用，从根本上避免了HVI 对器件击穿电压的影响。该结构不需要额外的互连屏蔽结构，其击穿特性仅取决于器件PN 结的耐压。基于自屏蔽的N 型、P 型横向高压器件，实现了1000 V 以上的高压集成电路。图13(a)给出了传统的高压集成电路结构，高压互连线跨过电平位移器件的漂移区和高压结终端（HVJT），导致高压结构的击穿电压降低。而对于如图13(b)所示的自屏蔽高压集成电路结构，高压互连线为内互连，没有跨过器件漂移区和高压结终端，从根本上避免了高压互连线带来的不利影响。

图12 具有SRFP 结构的二极管

图13 高压集成电路结构

KIM 提出一种新的隔离自屏蔽结构，消除如图14所示的传统自屏蔽结构中LDMOS 与高端控制部分的泄漏电流问题，通过在高端区增加高掺杂的N 型埋层，实现dV/dt 为65 kV/μs 的600 V 高端IGBT 驱动电路[87]。图15(a)给出了隔离自屏蔽结构的平面图，图15(b)给出了图15(a)中aa'剖面结构图。隔离自屏蔽结构在LDMOS 和高端控制部分间增加了由P-bottom和P-top 形成的P-isolation，利用P-isolation 和N-epi的反向偏置，消除传统自屏蔽结构中的漏电流通路。通过增加N 型埋层，增强隔离区P-bottom 的耗尽，并提高高侧器件的穿通击穿电压，增强高侧电路的dV/dt能力。随后，KIM 基于600 V 高低压兼容工艺，通过修改P 型衬底电阻率、P-isolation 剂量和高压互连线距硅表面的介质厚度，在200 Ω·cm 的P 型衬底材料上实现基于隔离自屏蔽结构的1200 V 互连技术[88]。

图14 传统自屏蔽结构漏电流问题示意图

图15 隔离自屏蔽结构

电子科技大学设计并实现一种1P1M 耦合式C型（Coupled）高压电平位移结构，通过引入接GND、VB的栅、漏金属场板高压结终端结构代替部分多晶场板高压结终端，巧妙地保留了原有的耐压场板，避免了电路中两个poly 硅栅LDMOS 的短接。该1P1M 耦合式C 型高压电平位移结构避免了常用S 型结构中LDMOS 漏极HVI 跨过器件源侧及高压结终端时的两处高场区，以直接耦合式实现了高压电平位移和高低压隔离，且减小了芯片面积[89]。

4.3 抗dV/dt 技术与di/dt 技术

在功率系统工作时，高压的变化会产生很强烈的dV/dt 问题，实验表明多数的高压栅驱动电路失效和损坏主要是由于dV/dt 问题所导致。其中高的dV/dt 不仅是在功率开关上产生误控制信号从而导致功率管误开启，高的dV/dt 对于栅驱动电路内部也会导致误脉冲信号。因高压栅驱动电路结构上的特殊性，这些误脉冲信号会导致驱动电路输出伪开启信号，导致功率管误开启。采用脉冲滤波技术和具有共模抑制能力的三LDMOS 电平位移技术可以在一定程度上抑制上述现象的发生。但是，带来的不利因素是驱动电路功耗增加、传输延迟时间受限。因此，滤波时间和窄脉冲时间的选择需要综合实际应用需求加以考虑。抗dV/dt关键技术包括芯片内部和芯片外部不同的技术，主要包括驱动电流的Slope 控制、功率开关的栅漏Miller电容的减小（采用Split 栅）、采用快恢复二极管续流、电压箝位等[90-92]。

而di/dt 问题主要带来VS出现负电压的情形，导致高压栅驱动电路闩锁，从而导致高压栅驱动电路烧毁，通常需要在工艺和器件层面，乃至版图层面加以考虑。在集成电路中恰当引入泄流路径和进行电压箝位能在一定程度上抑制上述现象的发生。另外，功率开关回路和自举回路的恰当设计也是必须的[93-94]。感性负载中VS负电压产生的原理以图16 的典型半桥电路予以说明。该电路中寄生电感主要是源于功率器件封装时的引线电感以及在PCB 排版时的走线电感，在图中用LC和LE表示，当上管导通下管关断时，电流从母线电压HV 通过上管流向负载；之后若上管关断，因为流经感性负载的电流不能发生突变，则电流方向会暂时转换为从下管的体二极管续流流向负载，导致在VS脚和GND 之间出现了一个负电压，回路的寄生电感越大，电流的变化率越大，则VS脚产生的负压越大。

图16 瞬时VS变化过程

4.4 抗闩锁技术

与CMOS 工艺相同，闩锁效应也是高压功率集成电路中普遍存在的可靠性问题之一。由于BCD 工艺集成了BJT、CMOS、DMOS 以及它们的隔离结构，不可避免的会存在寄生P-N-P-N 可控硅结构，为闩锁效应的发生提供了可能。当满足触发条件，则会使寄生可控硅结构导通，两个寄生双极型晶体管形成正反馈电流通路，导致大电流通过，使芯片发热烧毁，带来严重危害。为避免闩锁效应的发生，版图设计优化是BCD 工艺常见的加固方法，与CMOS 设计类似，优化布局控制不同器件之间的间距以避免闩锁发生。此外，在闭锁路径中添加Well Pickups 结构或插入双保护环是较常见的解决方案，还可以加入主动保护环电路来抗闩锁[95]。图17 给出了BCD 集成工艺中的保护环结构以及闩锁路径示意图[96]。

图17 BCD 集成工艺中的保护环结构以及闩锁路径

4.5 版图技术

功率IC 版图设计应当综合考虑各方面的因素，包括器件自身特性以及高压和低压器件之间的相互影响等，涉及器件的终端结构、寄生参数、噪声、ESD 能力、闩锁效应和隔离等方面[97-104]。

功率管的版图一般有圆形、跑道形、叉指状等形状，叉指状版图如图18 所示。对于高功率大电流的器件通常会采用叉指状版图，器件具有较大的宽长比。叉指状版图中存在以源极为中心的终端区域以及以漏极为中心的终端区域，需要单独的优化设计，否则会致使在这部分区域发生小曲率结或由于直道区和终端区电场不连续造成的提前击穿问题[105]。

图18 叉指状高压LDMOS 器件版图结构

对于图18 中的叉指状高压LDMOS 器件版图结构，由于器件较长，会存在长的多晶硅栅极。通常来说，多晶硅栅作为版图中的电极，方块电阻通常为10～30 Ω，相比于金属，多晶硅的方块电阻较大，则在叉指状的器件版图结构中，较长的多晶硅会导致较大的多晶硅栅电阻，则在离多晶硅栅极输入信号位置较远处会出现多晶硅栅下沟道的滞后开启和滞后关断的现象，从而造成整个器件不同沟道位置不均匀的开启和关断，进而影响器件的使用可靠性。为此，可以在多晶硅间续长度方向上不同位置打孔，通过金属短接的方式来降低栅极输入电阻。

而对于金属连线而言，首先需要考虑因为电流过大将金属线条熔断，而造成短路现象，所以金属线条的宽度通常要大于设计规则中定义的最小宽度。此外，对于版图的设计尤其是对功率管的版图而言，通常来说金属比较薄，常为1～2 μm，当有源区的电阻较小的时候，金属上的压降是不可以忽略的。因此，人们采用多层金属布线以及厚金属的方式来进一步降低源漏之间的电阻。在满足电流要求的情况下，还可以通过以下几种方式降低金属电阻：一个是采用并联布线的方式，将金属重叠形成并联结构，不仅大大降低了电阻也节省了一定的面积，另一个是在满足设计规则的情况下尽可能地多打接触孔，或者打长条型的孔，通过接触孔并联的方式降低接触孔金属电阻。

5 展望

伴随半导体工艺特征尺寸的不断缩小，制造成本呈指数上升。随着线宽接近纳米尺度，量子效应越来越明显，同时芯片的泄漏电流也越来越大，导致微电子产业从“摩尔定律”时代逐渐向“后摩尔”时代迁移。“后摩尔”时代中的“More than Moore”概念，使得功率集成电路在集成电路领域所扮演的角色越来越重要。此外，随着电子应用多元化与多样性的发展，要求电子系统的“重要”组成部分——功率集成电路具有更高的性能，这一要求正促使着相关微电子技术的发展。另一方面，微电子工艺的进步、功率器件特性的改进以及新型器件的出现，又不断地加速着功率集成电路技术的进步。因此，未来功率集成电路将会对工艺、器件、核心芯片、系统拓扑及EDA 软件等方面提出越来越高的挑战。

实际的应用需求是功率集成电路技术进步的源动力。如何进一步提高功率集成电路的功率容量（提高耐压、电流）、提高工作频率、降低损耗、提高可靠性以及完善功能等指标，始终是功率集成电路发展的目标。近几十年来，新原理、新技术、新材料的不断提出和使用，使得功率集成电路技术有了长足的发展。目前，功率集成电路的工作电压等级已从几十伏提高到上千伏，同时在小尺寸的节点中进行了电压拓展；电流能力从毫安级或安培级提高到几十安培级，甚至向百安培级发展；由功率集成电路构成的功率变换系统的效率也显著提升；同时越来越多的功率集成电路开始支持数字接口和协议。在功率集成电路技术领域，一系列的突破性技术进步呼之欲出。可以预见未来功率集成电路技术仍将有巨大的发展，高功率密度、高速、更加智能化的功率集成电路将层出不穷。

5.1 低Qg技术

功率器件在高频运行下的功率损耗可分为导通损耗、栅极驱动损耗和开关损耗三部分[106]。导通损耗与Ron,sp有关，栅极驱动损耗则主要与总的栅极电荷量Qg成正比，开关损耗随着上升和下降时间的增加而增大，也是由Qg决定。由于开关频率高，低压功率器件的Qg被广泛研究来降低栅极驱动损耗和开关损耗[107-114]。然而，由于在一般的AC/DC 开关应用中，高压集成功率器件的工作频率一般都在200 kHz 以下，因此栅极驱动损耗和开关损耗并不是主要考虑的问题，早期主要的研究集中在降低导通损耗上。而随着应用频率的提升，如基于硅材料的功率集成器件达到1 MHz 甚至10 MHz 以上的应用，则Qg的影响会更为显著。因此，当导通损耗不断减小时，Qg的进一步减小可有助于由于频率增加而带来的开关损耗的降低，所以如何进一步降低Qg，从而降低器件的栅极驱动损耗和开关损耗，将会是未来功率集成器件及电路继续发展的方向之一。

5.2 GaN、SiC 功率器件及其集成技术

大功率、高频、高压、高温及抗辐照等应用需求的增长，催生宽禁带器件等新型器件的出现。这为“More than Moore”的实现提供了无限的想象空间。毫无疑问，GaN 和SiC 等新型器件及其集成工艺将成为未来功率集成领域的研究热点[115]。

传统的硅功率器件的效率、开关速度以及最高工作温度已逼近其极限，而宽禁带半导体（如GaN、SiC）成为应用于功率管理的理想替代材料。相对于传统硅技术，GaN 电子器件具有更高的开关速度、更低的导通损耗以及更高的工作温度。目前，对GaN、SiC 高压功率器件的研究集中在分立器件上，但是GaN 等材料的功率集成技术已被证明是可行的并有产品推出。高度集成化的GaN 功率管理系统将实现传统硅功率芯片难以达到的工作安全性、工作速度及高温承受能力，它是未来功率集成技术发展的重要方向。例如小米公司推出的65 W 氮化镓充电器的核心器件采用的是纳微半导体的氮化镓功率IC NV6115 和NV6117，这两款芯片内置驱动器以及复杂的逻辑控制电路，针对高频、软开关拓扑进行了优化，其导通电阻分别为170 mΩ 和120 mΩ，耐压为650 V，支持2 MHz 开关频率。这款65 W 氮化镓充电器与传统产品相比，在尺寸相同的情况下，充电速度提高了3 倍，充分显示了GaN 材料的巨大潜力。

5.3 部分SOI

SOI 材料虽然可以实现全介质隔离，具有无闩锁效应、寄生电容小、漏电低等优点，但是自热效应和纵向耐压较低的问题还是在一定程度上限制了SOI 器件的发展[116-117]。部分SOI 结构的提出不仅改善了SOI器件的自热问题和纵向耐压问题，还保留了SOI 材料中高压功率器件和低压CMOS 电路兼容的优势，具有非常好的发展潜力[114,118-120]。当SOI 材料越来越便宜时，其独特的优势可在功率半导体领域具有更为广泛的应用。

6 结束语

本文介绍了典型功率集成器件LDMOS 和LIGBT 结构，功率集成电路工艺以及其他一些功率集成关键技术，由它们支撑实现的功率集成电路在消费电子、汽车电子、显示驱动、LED 照明、航空航天和轨道交通等领域均有着广泛的应用，本文提到的许多技术方法已成功应用于各类商用的电子系统。随着人们对单片功率和开关性能等的需求越来越高，相信未来低Qg技术、GaN 和SiC 器件及其功率集成技术以及部分SOI 技术等创新性的技术将会在“后摩尔”时代有着更广泛的应用，从而帮助人们设计出性能更优越、成本更经济的功率集成电路，更好地服务于日益增长的功率半导体市场。