一种基于SiGe工艺的DDS用并串转换电路设计
2021-03-26王硕齐贺飞王鑫
王硕，齐贺飞，王鑫
（中国电子科技集团公司第十三研究所，河北 石家庄 050001）
0 引言
随着通信频段从3G时代向4G时代迈进，无线通信的频率达到了一个新的高度，对更高频的数模转换器和频率合成器需求日益旺盛，通常采样更新频率要求都在1GHz以上，由于目前单通道数字频率合成器已经逼近当前工艺下的理论极限，为了满足对更高频段的时钟进行直接合成，突破单通道数字电路时钟频率的限制，提高性能指标，多路合成数字频率合成器应运而生。
1 延迟锁相分频器设计
SiGe工艺中的NPN三极管的截止频率性能优越，而DAC（Digital to Analog Converter）的性能直接影响到输出频率的范围，由于奈奎斯特采样定理限制，DAC输出信号的频率不能超过时钟频率的一半。为了实现更高的无杂散动态范围等性能考虑，输出频率最多不能超过33%的时钟采样频率，因此为了提高DDS（DirectDigital Synthesizer）输出的范围[1]，应首先尽可能地提高数字信号的频率。由于模拟电路的稳定性、精度、功率等系统要求，并出于降低成本、高性能等考虑，芯片工艺节点受限制较多，目前能满足要求的电路只能选择0.35um的工艺节点[2]，在相对成熟的工艺节点下，由于性能限制，DDS 的查表电路存储器电路的设计只能实现150MHz的时钟频率，而通过八个子通道合成，最高可以实现1.2GHz的数字信号刷新率，最高输出频率可达400MHz。因此采用0.35um SiGe工艺成为目前设计高速低成本DDS电路的最佳选择[3]。
本文提出了一种方案，将八个子通道的数字电路实现DDS的查表功能，通过并转串电路实现八通道的时间交织。然后通过DAC对输出信号进行转换，该DAC内嵌于DDS芯片中使用，实现精准的数字频率合成。由于在各个子通道之间存在非线性与不匹配，以及内部时钟的不稳定都会影响芯片的性能。为了改善时钟系统的不稳定性，本文设计了一种延迟锁相分频器，可以输出8路相位差各45°的时钟信号，并提供给各个子通道，通过合成实现高速串行信号，给DAC提供高速并且满足采样条件的数字信号输入，如图1所示。
图1 八分频器的原理示意图
由于需要8通道时钟，考虑到可以用4路互补信号实现，因此设计了4级延迟锁相电路。通过附加反馈逻辑，从而实现8路子通道时钟均分整个周期。电路启动并趋于稳定后，可以实现稳定的45°相位差。仿真结果如图2所示。
图2 八分频器的时钟输出信号图
2 并转串采样电路设计
受到集成电路制造工艺限制，混合信号集成电路对于频率、精度和功耗成本等多方面制约，基于标准CMOS工艺的常规DDS已难以实现500MHz以上的工作频率和DAC的采样频率，输出频率被限制在200MHz以内，制约了其应用场景[4]。采样电路和并联转换电路示意图如图3所示。
图3 八个子通道信号选通电路示意图
通过与非门阵列实现了将8路信号合成为一路。真值表计算如下：
仿真结果如图4所示。
图4 并串转换中采样信号的波形图
例如，8个子通道输入信号依次是：0001 0011，合成后的电路数字码如图5所示，每位数据持续时间为0.875ns，因此数字信号更新频率已达到1.2GHz。
图5 DAC 输入中某位输出信号的波形示意图
DAC输入信号的并联转为串联之后，可以看出合成后的数字码到达了并联向串联转换的目的。而且单个子通道的速度最高可达150MHz，由8个通道的数字码经过并转串合成后的数字码频率可达1.2GHz，通过DDS内核查表输出至DAC后，在采样率1.2GHz的12位高速DAC最高可以实现400MHz的任意频率直接合成，频率精度优于1Hz。
3 芯片的版图设计
芯片的时钟树版图如图6所示。由于DAC工作频率高，从数字码输入到最后输出至DAC进行数模转换的过程中需要保证时钟到达的时序一致。版图设计中主要考虑了互联电阻带来的RC延迟，因此版图按照全对称设计进行分析，中间插入了缓冲器实现8个子通道的同相位输出，以保证DAC采样所需的建立时间与保持时间。
图6 并串转换模块的时钟树版图设计
4 测试结果
测试结果：在时钟频率1.2GHz，输出频率可达401MHz时，测试无杂散动态范围如图7所示，输出的窄带无杂散动态范围可达90dBc。如图中Mark1点所示，嗓底超过9格，10dB每格。
图7 无杂散动态范围测试结果
使用锁相环产生1GHz时钟，将输出频率调制403MHz进行相位噪声测试[5]，结果如图8所示。相位噪声约–129dBc/Hz@10kHz，输出信号的相位噪声较好。通过测试，可以证明本文提出的8合1并转串电路可工作于1.2GHz。
图8 相位噪声测试结果
5 结论
本文基于SiGe-BICMOS工艺，设计了一款用于T/R的DDS芯片，并进行了流片验证。本文提出了一种基于时间交织技术的DDS设计思路。通过对芯片进行测试，本文所采用的8选1 MUX并转串结构可以在常规的0.35um工艺节点，提高数字部分的数据刷新频率为时钟频率的8倍，可以充分利用SiGe的高性能DAC，实现1.2GHz以上的工作频率和400MHz的输出频率。
