TSV 可靠性综述

王 硕 ，马 奎 ，2，杨发 顺 ，2

(1.贵州大学 大数据与信息工程学院，贵州 贵阳550025；2.半导体功率器件可靠性教育部工程研究中心，贵州 贵阳550025)

0 引言

三维集成封装技术被公认为是超越摩尔定律的第四代封装技术。 硅通孔(Through Silicon Via，TSV)技术是三维封装技术的关键[1]。 摩尔定律指出，硅片上的晶体管数量大约每两年翻一番[2]。 然而，由于晶体管的缩放比例和漏电的限制[3]，摩尔定律不能永远持续下去。 随着晶体管尺寸越来越小，晶体管数量越来越多，晶体管之间的间距也越来越小。 最终会引起量子隧穿效应，电子会在两根金属线之间隧穿，导致短路[4-5]。 因此，存在一个极限，超过这个极限，摩尔定律将失效。 一种实现突破传统摩尔定律的封装摩尔定律被提出，封装摩尔定律是基于三维集成封装技术提出的[6]。

TSV 技术是指在硅片上进行微通孔加工，在硅片内部填充导电材料,通过TSV 技术实现芯片与芯片之间的垂直互连，是三维封装技术的关键技术[7-8]。 与传统的金丝键合相比，TSV 的优点是节省了外部导体所占的三维空间。 TSV 技术可以使微电子芯片封装实现最紧密的连接和最小的三维结构。 此外，由于芯片之间的互连线长度的缩短，大大降低了互连延迟，从而提高了运行速度。并且由于互连电阻的降低，电路的功耗也大大降低[9]。TSV 不仅广泛地应用于信息技术，而且在飞机、汽车和生物医学等新领域都得到了广泛的应用，因为三维大规模集成电路具有很多优势，如高性能、低功耗、多功能、小体积[10]。 TSV 是一种颠覆性技术，被认为是实现“超越摩尔定律”的有效途径，在未来主流器件的设计和生产中会得到广泛应用。

1 TSV 可靠性概述

随着三维集成封装技术的发展，TSV 技术已成为三维堆叠封装中最关键的技术之一。作为芯片与芯片之间重要的物理连接和电气连接，TSV 的可靠性无疑是决定三维集成器件可靠性的关键。 三维集成器件会受到TSV热应力、电致应力等应力的影响，这将极大地影响三维器件的可靠性。 在TSV 结构中，硅的热膨胀系数约为2.5×10-6/℃，铜的热膨胀系数约为17.5×10-6/℃。 由于硅与铜的热膨胀系数差异较大，工艺温度变化时会产生较大的热应力[11-12]。 这些应力可以直接导致各种热机械应力可靠性问题，如TSV 内部产生裂纹或界面分层[13-15]。

在半导体中，当有源区受到应力的影响时，有源区内部载流子的迁移率会发生变化。 TSV 结构的热应力影响了器件性能，降低了载流子的迁移率，导致严重的可靠性问题。 100 MPa 的应力会使MOSFET 中载流子的迁移率改变7%，而较大的TSV 会产生1 GPa 的热应力[16]。在TSV 周围规定一个KOZ 区域。 KOZ 设置为载流子迁移率不超过5%的区域[17]。

Bosch 刻蚀工艺是用SF6 作为蚀刻剂进行硅刻蚀。再充填C4F8 气体， 使刻蚀出来的通孔侧壁和底部形成钝化膜，目的是实现各向异性的刻蚀，从而保护侧壁。然后用SF6 定向地刻蚀钝化层和硅层。 然而，Bosch 这种循环刻蚀工艺造成侧壁缺口粗糙，会出现一种周期性不均匀现象，侧壁粗糙的缺口称为扇贝纹。 粗糙的侧壁相对于光滑的侧壁，物理气相沉积(Physical Vapor Deposition，PVD)得到的连续的势垒金属层相对容易在TSV 光滑的侧壁上获得。侧壁粗糙度会对信号产生高频影响。因此，为了减小导体损耗，使TSV 表面极其光滑是非常重要的[18]。

TSV 可靠性涉及了热应力、工艺和压阻效应等。 有效地降低热应力水平，改进现有的工艺以及合理的利用压阻效应设计TSV 都有利于提高TSV 可靠性。

2 热应力可靠性

2.1 有源区到TSV 的斜向热阻

TSV 技术作为一种新型的互连技术，面临着许多工艺难题和挑战。 可靠性还没有得到充分的研究和保证。 识别缺陷和分析失效机制对优化和改进TSV 三维集成器件的设计、生产和使用具有重要意义[19-21]。 失效分析和试验结果可以为开发过程中工艺步骤的优化提供改进依据，为工业制造过程中保证器件的质量和制造良率提供依据。 根据GJB 标准(GJB548B-method 1010.1)，热循环实验在-55 ℃～150 ℃之间进行1 000 次，周期为30 min。从热到冷或从冷到热的总转移时间不超过1 min。 停留时间为15 min。 如图1 所示，通过1 000 热循环，确定了顶部RDL 界面产生裂纹和TSV-Cu 变形是两种主要的失效机制。

(1)这些裂纹开始于TSV 的边缘，即产生最大应力的地方，然后向TSV 的中心向内扩展。

(2)TSV-Cu 变形是材料在热循环应力作用下的位移引起的。

2.2 采用STI 降低TSV 热应力

图1 TSV 失效机制分析

随着集成电路行业的发展，为了延续摩尔定律，互连成为集成电路发展的瓶颈，三维集成技术的进步为解决问题提供了技术解决方案。 TSV 技术是三维集成技术的关键技术，但是TSV 结构的热应力影响了器件性能，降低了载流子的迁移率，导致严重的可靠性问题。 为了降低载流子迁移率受热应力的影响，必须将有源区放置在KOZ 中。 虽然这样的解决方法避免了热应力的影响，却造成了面积的浪费。于是提出了一种利用浅层沟槽隔离技术(Shallow Trench Isolation，STI)降低热应力的有效方法。STI 是指在TSV 周围刻蚀一圈浅层沟槽，STI 介于TSV和有源区之间，它的作用就是实现释放应力的作用。利用ANSYS 软件分别对有STI 的TSV 和没有STI 的TSV 进行仿真分析。仿真结果表明，有STI 的TSV 较之没有STI的TSV，KOZ 降低了0.644～4.346 μm(10.3～25.8%)。 STI可以有效地降低KOZ[22]。 图2 所示是一个带有STI 的TSV 的结构图。

图2 带有STI 的TSV 的结构图

2.3 SiO2 厚度对TSV 热应力可靠性影响

TSV 是Cu/Ta/SiO2/Si 的多层结构。 由于不同材料之间的热膨胀系数差异较大，TSV 内部的热应力水平较高，会导致严重的热应力问题。 采用有限元方法进行了热应力分析，确定了SiO2绝缘层厚度对TSV 热应力分布的影响。 利用有限元软件COMSOL 建立模型。 根据JEDEC 标准(JES22-A104)，总共进行500 次热循环，热循环环境温度为-55 ℃～125 ℃之间，每小时进行2 次循环。最高温和最低温停留时间分别为5 min。 温度变化率为18 ℃/min。仿真结果表明，随着SiO2绝缘层厚度的增加，TSV 内部热应力随着SiO2绝缘层厚度的增加而增大。 受热应力影响的面积随SiO2绝缘层厚度的增加而增大。最大应力出现在TSV 中的Ta 势垒层和SiO2绝缘层。 在此基础上，证实了减小SiO2绝缘层厚度是一种提高TSV可靠性的有效方法。 由于TSV 的结构和功能限制，不能一味地减少SiO2绝缘层厚度，因此在设计TSV 时要充分考虑热应力和漏电的影响，在两者之间做一个折中。

2.4 基本参数对TSV 热应力可靠性影响

由于TSV 内部结构复杂，不同材料之间的热膨胀系数又不尽相同。不同材料的尺寸以及TSV 结构的不同参数会对热应力产生不同的影响。所以研究TSV 的基本参数显得十分重要，掌握基本参数对TSV 热应力可靠性影响，提供有效的热机械应力可靠性建议对TSV 可靠性设计具有一定的指导意义。

(1)对于垂直TSV，在直径一定的情况下，等效应力可能随着深宽比的增大而减小。 但当深宽比大于6 时，等效应力可能没有变化。 对于锥型TSV，最大等效应力随着硅通孔高度的增大先迅速减小，然后趋于稳定。

(2)TSV 深宽比一定时，TSV 直径越大， 总等效应力越大， 总变形越大。 当TSV 直径恒定时，TSV 深宽比较大，总变形较大，总等效应力无明显变化

(3)给出直径和长宽比后，增大TSV 之间的间距，TSV 结构的总等效应力减小，总变形增大。

(4)聚对二甲苯填充TSV 能有效降低等效应力，且聚对二甲苯尺寸越大，效果越明显，可以考虑增大聚对二甲苯填充尺寸来提高TSV 的热应力可靠性。

2.5 绝缘层的影响

TSV 作为三维集成技术的关键技术之一，以较低的成本获得低寄生电容、高热应力可靠性的TSV 仍然具有挑战性，特别是随着TSV 直径地不断减小和深宽比的不断增大。 通常情况下，TSV 包含电镀铜层、绝缘层和势垒层。 在TSV 的所有组成部分中，绝缘层是必不可少的。从电学角度来讲,绝缘层可以防止漏电。 具有足够的防漏电能力和低介电常数的绝缘材料是TSV 绝缘层应用的理想材料。 从TSV 的热应力可靠性来讲，由于铜与硅衬底的热膨胀系数存在较大的差异，中间应有应力缓冲层，以避免热机械应力可靠性问题，如铜/绝缘层界面分层， 硅衬底开裂，TSV 附近的集成电路电性能退化。 此外，通过绝缘层作为应力缓冲层，降低KOZ，然后可以预期更高的封装密度。利用真空辅助自旋镀膜技术成功地制备了成本较低的聚酰亚胺绝缘层。真空辅助自旋镀膜技术技术简单、可行,成本低,并完全与CMOS 工艺兼容。利用有限元分析软件仿真聚酰亚胺绝缘层。 结果表明，聚酰亚胺材料作为绝缘层可以减少KOZ 和降低界面分层的风险，可以预期聚酰亚胺绝缘层带来较高的热机械应力可靠性。

3 工艺可靠性

3.1 Scallop-free(无扇贝纹)工艺与聚脲聚合物绝缘层

在硅的深度刻蚀工艺中，一般采用重复沉积刻蚀的循环刻蚀法(Bosch 法)。 但是，侧壁有一定的粗糙度。 通过快速循环的方法，可以将这种粗糙度控制在极小范围内。然而，即使是小扇贝纹也会影响信号的传输速度。与Bosch 刻蚀法相比，采用无扇贝纹刻蚀法可以获得相对平滑的侧壁。 在无扇贝纹的TSV 中，TSV 的可靠性可能来源于TSV 中绝缘层和势垒层的热机械应力释放，而连续的PVD 金属势垒层更容易在平滑的TSV 侧壁上沉积。 铜扩散是造成TSV 长期可靠性下降的原因之一，金属势垒层是防止铜扩散的重要技术[26]。平滑的TSV 侧壁缩短了PVD 工艺时间[27]，同时也降低了成本。 另一方面，绝缘层的介电常数引起的传输延迟是一个重要的问题。 对于高频器件而言，Si02绝缘层对吉赫兹频段的高频器件是致命的。 因此，引入一种低介电常数的绝缘层材料是未来的需要。 聚脲聚合物介电常数较小，约为3。聚脲聚合物薄膜有两个优点：首先，沉积温度小于100 ℃，低温沉积可以减少对界面的损伤；第二，在晶圆上有较强的抗应力能力。

3.2 快速低成本TSV 填充工艺

现有的填充方法如电镀铜、化学气相沉积(Chemical Vapour Deposition，CVD)等，存在工艺速度慢、工艺因素复杂等问题。铜电镀是一种广泛应用的充填技术。然而，用Cu 电镀填充通孔需要较长的时间和复杂的工艺参数。 钨的CVD 适用于填充直径较小的通孔，但对于深宽比较大的通孔，CVD 也需要较长的时间。 在TSV 的制造过程中，通孔填充是成本较高的过程，这阻碍了TSV 的商业化发展。 填充的时间与成本密切相关，缩短填充时间可以降低填充成本。提出了一种用熔融焊料填充通孔的新方法。 在0.02 MPa 的真空压力下，成功实现了无空洞、无缺陷的充填。 填充时间只有0.5 s，在TSV 生产中真空快速填充工艺具有较高的生产率。图3 所示是使用熔融焊料填充的工艺示意图。

图3 填充示意图

3.3 铜塑性变形和绝缘层粘弹性流动对可靠性的影响

铜塑性变形和绝缘层粘弹性流动都影响TSV 的KOZ 尺寸、TSV 的挤出量和载流子迁移率的变化。 与TSV-middle 工艺相比，背面TSV-last 工艺在硅中产生的残余应力和迁移率变化更小，并且避免了TSV 在升高的工艺温度下挤压，导致M1 金属电阻的增加。 对TSVmiddle 工艺中M1 金属细化分析表明，在后道工序(Back-End-of-Line，BEOL) 过程中，TSV 挤压和化学机械抛光(Chemical Mechanical Polishing，CMP) 导 致 了M1 金 属 细化，M1 金属电阻的增加。 M1 电阻的增加伴随着M1 更高的电流密度和更大的电场。当考虑TSV 铜塑性变形和绝缘层氧化粘弹性流动时，这些影响更加明显。因此，为了减轻工艺引起的应力和材料变形对性能和可靠性的影响， 在设计和优化3D-IC 结构时需要充分考虑TSV的铜塑性和绝缘层氧化物粘弹性的影响

3.4 直接刻蚀法

TSV 的长期可靠性已经成为一个经常被提出的话题，长期可靠性已经成为对大规模生产的挑战之一。 铜扩散是造成长期可靠性下降的原因之一。TSV-middle 工艺的热预算和侧壁粗糙度影响较大。 对于深硅刻蚀，循环刻蚀是众所周知的。 不过循环刻蚀会留下扇贝纹，这会影响绝缘层沉积的连续性和势垒层沉积的连续性，严重影响了TSV 的可靠性。

直接蚀刻法是利用SF6 和O2的混合气体，在侧壁上形成一层薄薄的SiOx 膜，实现各向异性的蚀刻。 直接蚀刻的优点是边壁平滑，无扇贝纹。 采用新开发的双电感耦合等离子体天线，实现无扇贝纹刻蚀和锥度控制刻蚀。 采用双电感耦合等离子体天线后，锥度角均匀性得到明显改善。无扇贝纹和锥形刻蚀提高了镀层的覆盖率和电镀的可靠性。直接刻蚀法的锥度角可控性扩展了工艺集成的可能性。

4 压阻效应对TSV 可靠性的影响

在退火工艺中，退火温度远大于工作温度，退火温度高达400 ℃。 硅的热膨胀系数约为2.5×10-6/℃，铜的热膨胀系数约为17.5×10-6/℃。铜的热膨胀系数比硅大，在室温下，由于收缩，铜的体积比退火时小，TSV 附近的硅上会出现拉应力[31]。 研究表明，在200 ℃时，需要30～60 min 的退火时间才能得到较为理想的铜层性能。 利用有限元法对退火后TSV 的残余应力进行仿真分析。结果表明，TSV 可产生超过200 MPa 的拉应力[32]。 硅材料上的拉伸应力会导致裂纹,界面分层等可靠性问题。 此外，应力还会改变载流子的迁移率。热膨胀系数失配引起的TSV 应力如果对时序关键路径上的器件产生负向影响，可能会导致时序的破坏。 拉应力增强了电子迁移率。 然而，空穴迁移率的增强或减弱取决于应力和场效应晶体管沟道的方向。 纵向(相对于导电沟道而言)拉应力降低了空穴迁移率，横向拉应力提高了空穴迁移率[33]。

迁移率的变化与应力之间的关系如式(1)所示：

式中，Π 是空穴和电子的压阻系数，σ 是应力。拉应力为正，压应力为负。

在纵向应力下，对于(001)晶圆表面和<110>沟道，电子的Π 是-3.16×10-10Pa-1，空穴的Π 是7.18×10-10Pa-1。对于横向压力，对于（001）晶圆表面和<110>沟道，电子的Π 是-1.76×10-10Pa-1，空穴的Π 是-6.63×10-10Pa-1。

迁移率的变化不仅取决于应力，还取决于应力和晶体管沟道之间的取向。 扩展式(1)得式(2)：

式中，α(θ)是取向因子，如表1 所示，NMOS 和PMOS 在0、π/4、π/2 时取向因子的值。

表1 NMOS 和PMOS 取向因子的取值

在三维集成电路中，集成了大量的TSV。因此需要考虑多个TSV 的压力效应。 每个TSV 作为硅的应力源。 当晶圆片中的一个位置受到多个应力源的应变时，线性叠加可以得到多个应力解。 多个TSV 的迁移率变化如式(3)所示：

式中，σi为第i 个TSV 引起的拉应力，α(θi)为第i 个TSV的取向因子，θi为第i 个TSV 中心与导电沟道之间的度数。

5 结论

TSV 是三维集成中最关键的技术之一，它的可靠性问题已经成为一个经常被提及的话题，可靠性问题已经成为大规模生产的挑战之一。本文对TSV 可靠性的综述主要分为三个方面：热应力、工艺和压阻效应。

(1)顶部RDL 界面产生裂纹和TSV-Cu 变形是两种主要的失效机制；利用STI 降低TSV 热应力的方法，实践证明，STI 能有效降低KOZ；提高TSV 的可靠性，减小SiO2的厚度是一种有效的方法，不过由于TSV 结构的限制，不能一味地减小SiO2的厚度，需要根据设计要求寻找最优的SiO2厚度；利用有限元仿真分析方法，研究了TSV 结构的等效应力和变形。总结出了TSV 直径、深宽比、间距和形状对热应力的影响。同时得出了聚对二甲苯填充TSV 能有效降低等效应力；证实了采用聚酰亚胺作为绝缘层降低寄生电容的有效性。 此外，利用有限元分析软件仿真聚酰亚胺绝缘层。 结果表明，聚酰亚胺材料作为绝缘层可以减少KOZ 和降低界面分层的风险。

(2)可靠的TSV 集成过程非常重要，Scallop-Free 工艺以及气相沉积聚合“聚脲”介质绝缘层将是关键因素；提出了一种快速的充填工艺，在0.02 MPa 的真空压力下，用熔融焊料填充通孔。 实现了无空洞、无缺陷的充填，填充时间只有0.5 s；铜塑性变形和绝缘层粘弹性流动都影响TSV 的KOZ 尺寸、TSV 的挤出量和载流子迁移率的变化；直接刻蚀法采用新开发的双电感耦合等离子体天线，实现无扇贝纹刻蚀和锥度控制刻蚀。无扇贝纹和锥形刻蚀提高了镀层的覆盖率和电镀的可靠性。 直接刻蚀法的锥度角可控性扩展了工艺集成的可能性。

(3)压阻效应对载流子迁移率的影响。

在三维集成电路中，TSV 热应力可靠性问题是电路失效的主要因素之一，而较高的热应力水平源自材料间热膨胀系数的差异较大。 因此，降低材料间热膨胀系数的差异是降低热应力水平最有效的方法，也是提高TSV可靠性最有效的方法。