SGT MOS 器件电容特性研究与分析

2020-10-27任丽丽李建澄郭荣辉

电声技术 2020年6期

任丽丽，李建澄，郭荣辉

（1.南京航空航天大学，江苏南京 210016；2.三江学院，江苏南京 210012；3.东南大学，江苏南京 211189）

1 引言

沟槽型MOS 器件以其优秀的正向导通特性、较高的开关速度、良好的热稳定性和便于集成等特点，在功率开关应用中受到了人们的广泛重视［1］。与传统沟槽MOS 器件相比，分离栅结构沟槽MOS在相同耐压下具有更小的导通电阻，且由于分离栅的存在，大大减小了栅漏之间的电容，具有更好的抗漏极电压震荡对栅极影响的能力［2］。因此，深入分析SGT MOS 器件的基本结构，建立器件的电容模型，并对其电容特性进行了仿真和对比分析。

2 SGT MOS 器件基本结构与电容模型

2.1 SGT MOS 器件基本结构

相比于普通Trench MOS 器件，SGT MOS 器件是在Trench MOS 器件的基础上，对其沟槽中淀积的多晶硅栅结构进行优化改良。SGT MOS 器件沟槽中除了控制栅外，还存在一个连接源极的分离栅。因此，不同于Trench MOS 器件的工艺流程，它会在淀积多晶硅栅之前多几个工艺步骤［3］。它的元胞垂直剖面结构图如图1 所示，Wcell为SGT MOS 器件的元胞宽度，Wt为沟槽宽度，Ws为台面有效宽度；Lg为控制栅长度，Ld为分离栅长度，L为外延层厚度，Xjp为P 体区的深度。图1 中蓝色虚线是SGT MOS器件中耗尽层的展宽，其中Xmp1是耗尽层在P 体区与N-漂移区边界向下展宽的厚度，Xmp2是耗尽层在沟槽侧壁往两侧展宽的厚度。

2.2 电容模型

如图1 所示，SGT MOS 器件的栅极电容主要分为栅源电容Cgs、栅漏电容Cgd和源漏电容Cds共3 部分。其中：栅源电容主要由栅极和源极之间的电容Cgs1、栅极与连接源极的分离栅之间的电容Cgs2、栅极与P 体区之间的电容Cp以及栅极和N+源区之间的电容Cn+组成；栅漏电容主要由栅极与薄栅氧化层之间的电容Cgox、栅极与薄栅氧化层和漂移区重叠部分之间的电容Cm1、栅极与沟槽下部分厚栅氧化层之间的电容Csox以及栅极与厚栅氧化层和漂移区重叠部分之间的电容Cm2组成；源漏电容主要由P 体区与漂移区之间的电容组成。这3 个寄生电容归根结底是由耗尽层电容和介质层电容组成。

2.2.1 栅源电容Cgs

根据图1，组成栅源电容Cgs的Cgs1、Cgs2、Cn+和CP这4 部分电容呈现并联关系。根据平行板电容的表达式C=εS/d，代入相关尺寸参数将得到4 部分电容并联化简，可得到器件单位面积上的特征栅源电容表达式：

2.2.2 栅漏电容Cgd

栅漏电容Cgd又称密勒电容。普通沟槽型MOS 的栅漏电容计算简单，主要由沟槽底部宽度决定。SGT MOS 器件的栅漏电容计算稍微复杂，主要是因为栅极在沟槽上半部分，通过侧边氧化层、漂移区连接漏级，需要考虑4 部分电容的并联。它的单位面积上特征栅漏电容具体表达式为：

从式（2）可以看出，Cm1与Cgox串联，Cm2与Csox串联，然后二者并联组成栅漏电容。其中，Cm1、Cm2主要取决于槽栅之外耗尽层的宽度。随着Vds的不断增加，耗尽层的展宽越来越大，相应的这两个耗尽层电容会越来越小。

耗尽层展宽表达式为：

式中，ND为掺杂的施主浓度。根据可以推得两部分电容Cm1和Cm2。再将其代入式（2），可得到具体的特征栅漏电容表达式。

2.2.3 源漏电容Cds

由于器件底部漏极直接与N-漂移区相连，因此源漏电容Cds可以视作为P 体区和N-漂移区组成的PN 结的电容Cs,j的一部分，故其与PN 结电容Cs,j成比例关系。随着Vds的不断增加，侧面耗尽层宽度Xmp2也在不断增大，导致有效台面区宽度不断减小，因此有效台面区单位面积上特征源漏电容表达式为：

式中，Cs,j的表达式参考PN 结突变结两端等效电容公式。突变结电容则主要由势垒电容CT与扩散电容CD组成，二者表达式为：

式中，A为PN 结面积。

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最后，将式（6）和式（7）代入式（5），可得最终器件单位面积上特征源漏电容表达式。

3 仿真及分析

3.1 分离栅沟槽MOS 器件与普通沟槽MOS 器件栅极电容特性

基于对比的严谨性，通过控制变量将分离栅沟槽MOS 器件和沟槽MOS 器件的结构参数尽量保证一致。例如，元胞宽度Wcell、沟槽宽度Wt、外延层厚度Le、栅氧层厚度Tox以及控制栅长度Lg等都保持一样，通过调整外延层的掺杂浓度和协调P 体区深度，在保证两者耐压尽可能一致（40 V）的情况下，研究两者的栅极电容特性。对比两者的栅极电容特性，关心的是器件关于抗漏极电压震荡影响的能力［2］。这取决于Ciss/Cgd的值，因此主要分析两种器件的栅漏电容Cgd和输入电容Ciss。两者的栅漏电容Cgd对比和输入电容Ciss对比，分别如图2 和图3 所示。

从图2 可知，相同耐压条件下，分离栅沟槽MOS 器件的栅漏电容只有普通沟槽MOS 器件的不到一半，明显小于普通沟槽MOS 器件。证明当在沟槽型MOS 器件中引入分离栅后，这个结构将栅极和漏极从物理层面上做了分离，减小了栅漏之间的影响，将原本普通沟槽结构中占比较大的栅漏电容Cgd转化为栅源电容Cgs。从图3 可知，相同耐压下，分离栅沟槽MOS 器件的输入电容大于普通沟槽MOS。当Vds=10 V 时，从数值关系上看，分离栅沟槽MOS 器件的输入电容约是普通沟槽MOS的2 倍。由图2 和图3 的曲线可知，当Vds=10 V时，分离栅结构Ciss/Cgd的值约是普通沟槽结构10倍，验证了分离栅沟槽MOS 器件抗漏极干扰的优越性能。

3.2 分离栅长度对栅漏电容的影响

分离栅存在的重要意义是转换栅漏电容。不同分离栅长度下，栅漏电容和输入电容随Vds的变化曲线如图4 和图5 所示。

从图4 和图5 可知，在这5 个不同长度分离栅下，栅漏电容Cgd都随着源漏电压Vds的增加而逐渐变小最终趋于不变，输入电容Ciss的变化趋势也是如此。分离栅的存在主要是将栅漏电容Cgd转化为栅源电容Cgs，而分离栅的长度在一定程度上影响了这种转化能力。分离栅越长，控制栅与漏极的距离隔得越开，两者的电荷耦合效果也会相应减弱，因此栅漏电容Cgd就会减小。减小的这部分栅漏电容Cgd其实转化成了栅源电容Cgs和源漏电容Cds。如图6 所示，栅源电容Cgs随着分离栅长度的增加而增加。图7 显示了分离栅长度为1 μm 的器件的栅极电容随Vds的变化曲线。

图7 虽然显示的只是1 μm 长度分离栅下栅极电容的情况，但其他分离栅长度的器件电容值变化与之类似，最后带来的结果就是如图5 所示器件的输入电容Ciss越来越大。Ciss/Cgd是衡量功率器件稳定性的一个数值，表明了器件对电压摆幅的抗干扰能力的强弱。因此，增长分离栅一定程度上也有助于提高器件的稳定性。