QPSK调制解调系统的设计与仿真

孙会楠,邢彦辰

(哈尔滨华德学院 电子与信息工程学院, 黑龙江 哈尔滨 150025)

数字通信系统是当今通信领域的主流手段,正交相移键控(QPSK, Quadrature Phase Shift Keying)调制,由于其具有较好的抗噪性能、频谱利用率高以及实现复杂度小等优点,在数字通信中大量被使用[1]。QPSK调制技术需要良好的同步算法才能有效地恢复初始信号,经过研究人员多年的研究探索,常用的载波同步方法有平方环法、极性Costas环法、判决反馈环和四相松尾环等,本文最终使用的松尾环载波同步是其中结构较为简单,并且能够很好数字化的方案[2]。常用的位同步方法有锁相环法和内插法, 本文最终采用基于Gardner算法的插值位同步,算法相对简单,跟踪精度高。

本文给出QPSK调制解调系统的整体方案及同步环路参数设计,主要是载波同步、位同步中模块参数设计。使用MATLAB仿真软件对松尾环载波同步和Gardner位同步模块进行了仿真,由仿真结果可知,在载波同步中使用FIR低通滤波器能去掉解调信号的高频噪声分量;在位同步中采用Gardner算法的内插算法位同步结构,其分数间隔、定时误差和内插滤波器输出均能很快收敛,故该算法能够完成同步的功能。证实了本文设计的可行性和实用性,具有一定的工程应用价值[3]。

1 系统的整体设计方案

整个QPSK调制解调系统分为调制端和解调端。调制端的作用是产生所需的QPSK调制信号,并通过天线将信号发射, QPSK调制框图如图1所示。解调端首先在信号接收后,经过模数转换,通过环路将已调信号恢复成初始信号,主要是实现载波同步和位同步,QPSK解调框图如图2所示,而本文的研究侧重点是载波同步和位同步,信道统一为加性高斯白噪声信道。

图1 QPSK调制框图Fig.1 QPSK modulation block diagram

图2 QPSK系统解调框图Fig.2 Demodulation block diagram of QPSK system

2 QPSK调制系统的设计

QPSK系统的调制主要有串并转换模块、采样模块、成形滤波模块。串并转换将一路数据变为两路正交码元后,经过采样,送入成形滤波器,滤除不需要的分量,同时消除码间干扰,之后与载波相乘,然后两路信号相加就完成了QPSK的调制。其中,主要完成成形滤波器和本地载波输出的设计。

2.1 成形滤波器的设计

成形滤波器的作用一般是压缩信号频谱,也提高在通带范围内使用率,限制信号带宽,同时消除码间串扰(ISI,Inter-Symbol Interference)等。由于理想低通滤波器设计困难,一般采用平方根升余弦滚降滤波器作为成形滤波器,引入的滚降系数的原因,是因其在一定程度上可以提供一个平滑的过渡带,从而改善输入的最终的性能。升余弦滚降滤波器的频率可由式(1)表示:

(1)

图3 成形滤波器波形图Fig.3 Waveform of shaping filter

其中,α为滚降系数,Tx为码元周期。上述公式为升余弦滤波器,而其开方后才为平方根升余弦滚降滤波器,其滚降系数的取值在[0,1]之间,其值直接影响滤波器的形状,进而影响系统的性能。滚降因子越大,其码间串扰和定时误差越小,但宽度就会变大,同时会附带额外噪声;相反,虽然减小滚降因子会提高带利用率,但其他性能就会下降。由于在解调端需要进行抽样还原,所以滚降因子α一般不能较小。本文选择系数为0.8较为合适,采样率为8倍的码元速率,同时使用有限长冲激响应滤波器(FIR, Finite Impulse Response)来实现成形滤波器。至于滤波器的阶数需要在实现时,通过MATLAB仿真确定。

在MATLAB中可以使用FDAtool工具来设计滤波器,也可以使用函数来实现,可以观察滤波器的波形和频谱,并将系数导入COE文件供硬件实现时使用。采用函数法设计,设置滤波器的阶数为33阶,滚降系数为0.8的平方根升余弦滤波器,其成形滤波器波形图如图3所示,波形频谱如图4所示。

图4 成形滤波器频谱图Fig.4 Spectrum diagram of shaping filter

在接收端为了实现最大化系统信噪比,需要一个与成形滤波器相同的滤波器阈值匹配,即匹配滤波器。一般来说,两者之间除了有一定的时延之外,应当完全一致,具有相同的抽头系数和频谱。

2.2 调制端NCO的设计

数控振荡器(NCO)是数字调制解调器中常用的模块,它可以同时产生可靠的正交数字载波,其实质是一个可以产生已知频率的信号发生器,可以产生各种所需的波形。其波形信号产生的方法是在一个高频率输出控制信号条件下,经过相位不断累加产生一个理想的正弦或余弦信号,其产生如式2所示:

(2)

其中fc为本地频率,f为输入的采样频率。在硬件实现时,一般采用硬件平台内置的直接数字频率发生器(DDS, Direct Digital Synthesizer)的IP核进行设计。基本原理是使用ROM查表法实现的。DDS结构可以实现高速状态下产生正交的高分辨率波形,并且具有连续的相位和频率。其实现框图如图5所示。

图5 DDS原理框图Fig. 5 Schematic diagram of DDS

相位累加器由N位的加法器和相同位数的寄存器组成。在相应的控制信号的触发下,实现频率控制字与寄存器的加法,并将结果输入寄存器储存,当累加器溢出时,寄存器的结果在ROM中通过查表得出相应的地址储存的波形,包括其频率与幅值。频率控制字K与系统时钟共同决定了输出的波形信号,其公式如式(3)所示:

(3)

其中,fout为输出余弦信号的频率,N为寄存器和加法器的位数,N也关系到频率分辨率的大小,如式(4)所示：

Δf=fclk/2N

(4)

由式(4)可知,当位数越长,其输出的频率分辨率越高。由于采样定理的限制,一般情况下,NCO输出的波形频率应小于时钟频率的一半。本文调制端设置的位宽N=30,fclk=8 MHz,fout=2 MHz,得出K=268 435 456,其频率分辨率为Δf=0.007 45 Hz,最终得到的数据位宽b为8位,其受量化信噪比和无杂散动态范围控制,位宽与信噪比的关系如式(5)所示:

SNR=6b+1.8 (dB)

(5)

可知,位宽与信噪比的具体的数值转换关系。

3 QPSK解调系统的设计

QPSK系统的解调主要有载波同步模块、匹配滤波模块、抽样判决模块、位同步模块和并串转换模块构成。

3.1 载波同步环路的设计

本文的载波同步环路使用松尾环的方法实现的,其主要模块包括滤波器(匹配滤波器和低通滤波器)、环路滤波器、数控振荡器(NCO, Numerically Controlled Oscillator)和鉴相器(PD,Phase Detector),其结构框图如图6所示[4-5]。可见,该环路具有负反馈特性,能够对信号进行跟踪和控制的调节,下面将介绍各个模块的组成。

图6 松尾环实现的方框图Fig.6 Block diagram of loose tail ring implementation

3.1.1 基带鉴相器的设计

一般来说,鉴相器的作用是通过计算环路的输入输出之间的相位差,得到鉴相的误差信号ud。对于锁相环来说,通常条件下输入与输出的信号频率并不相同,但其并不影响环路的功能,只要能够控制信号的相位关系即可。根据上文中关于松尾环的介绍,可知其输出的误差鉴相信号不存在调制信号信息,其结构仅仅由一个加法器、一个减法器、四个取符号电路和三个模二加,也就是异或非电路组成。其输入的信号是由低通滤波器的输出的两路正交的解调信号。其输出的误差控制信号化简后为:

ud(t)=u1(t)⨁u2(t)⨁u3(t)⨁u4(t)

=sign(u1(t)u2(t)u3(t)u4(t))

=sign[sin(4θe(t))]

(6)

可见,其输出存在具有正弦特性的信号信息,但取符号操作使其拥有了矩形特性[6]。鉴相输出的误差控制信号经过环路滤波后,形成NCO的频率控制字,从而改变NCO产生信号的频率,使环路逐渐稳定,完成负反馈循环,最终完成载波同步。输出的鉴相信息是只存在正负的误差信号,但在实现载波同步时,需要调制其位宽和具体数值。

3.1.2 环路滤波器的设计

环路滤波器的作用是滤除鉴相器输出的高频分量及噪声,相当于一个低通滤波器,使输入数控振荡器的输入更加稳定,避免高频信号干扰,并且使环路的失锁时间减少,同时提高了环路的跟踪性能[7]。根据所需性能和实现难度的限制,一般采用二阶环路滤波器。其结构如图7所示。

图7 环路滤波器结构Fig.7 Loop filter structure

其中,c1表示比例常数,c2表示积分常数,两个常数中实现环路滤波器时非常重要,下面将推导其计算,首先环路滤波器系统的传递函数为式(7)所示:

(7)

则可以计算c1、c2的值,其中Ts是采样周期。上式c1、c2的推导如下:

多立克柱是古典建筑中常用的三种柱子样式之一，起源于古希腊。另外两种柱式为爱奥尼柱式和科林斯柱式。多立克柱粗大雄壮，柱头没有装饰花纹，柱身有时雕刻有槽纹，有时为平滑的。雅典卫城的帕特农神庙就采用了这种柱式。

NCO的传递函数为式(8)所示:

(8)

其中KD是NCO的压控灵敏度。

若环路滤波器的传递函数为式(7),则锁相环的传递函数一般为式(9)所示:

(9)

其中Kd为鉴相器增益,综合式(7)、式(8)、式(9)可得环路的整体的传递函数为式(10)所示:

(10)

则二阶环路的传递函数为式(11)所示:

(11)

经过双线性变换后的传递函数为式(12)所示:

(12)

其中ωn为电路的自然角频率,ξ为阻尼因子。它们的值分别为式(13)和式(14)所示:

(13)

(14)

由式(10)与(12)对比,可推出式(15)和式(16):

(15)

(16)

这样如果知道了KD、Kd、ωn和ξ这几个数的值,便可以计算出c1,c2两者的值。通常取鉴相器的增益Kd的值为1,阻尼系数取0.707,KD的值理论上为式(17)所示:

(17)

在NCO的增益公式中，N为相位累加器的长度,T是环路输入信号的周期,fs为其采样频率。最后是ωn的计算,其计算公式为式(18):

(18)

其中Bn为环路滤波器的等效噪声带宽,一般情况下为了平衡环路的性能,选取Bn≤0.1Rb较为合适。通过上述推导能够计算出理论的常数值,但在实际运用过程中需要进行一定的调整以满足实际需求[8]。

3.1.3 载波环路其他部分的设计

载波同步的数控振荡器与调制端的原理相同,但不同之处是根据环路的输入的改变及同步情况,是动态变化的,其输出也随之改变,从而实现环路的动态平衡,但其与调制端的不同之处为其频率控制字位宽为32位,拥有更高的频率精度。

接收端的匹配滤波器,根据原理,应与成形滤波器除了时延之外完全一致,故也不再赘述。匹配滤波器与成形滤波器是共轭关系,关系式如式(19)所示:

HT(f)=HR(f)e-j2πft

(19)

它们的乘积便是升余弦滚降滤波器,其作用是在提高解调系统的信噪比。

环路中使用的低通滤波器为FIR滤波器,其作用是去掉解调信号的高频噪声分量。其设计时,要有一个较好的性能需要，使其阻带的衰减大,过渡带宽和通带波纹小,最终使用窄塞窗实现该滤波器,阶数为10,幅值为1,其频谱如图8所示。

图8 低通滤波器的频谱图Fig. 8 Spectrum diagram of low pass filter

3.2 位同步模块设计

采用的是基于Gardner算法的内插算法位同步结构,其结构分为四部分,分别为定时误差检测器、环路滤波器、数控振荡器和内插滤波器。其中环路滤波器与载波同步的完全类似,不再累赘。定时误差检测和数控振荡器的原理和使用也较简单,下面将主要讲解内插滤波器的实现方法。

本文中内插滤波器采用的是Farrow结构,其具有线性相位,同时能够抑制高频镜像频谱,其计算公式如式(20)(21)(22)(23)所示:

f1=0.5x(m)-0.5x(m-1)-0.5(m-2)+0.5x(m-3)

(20)

f2=1.5x(m-1)-0.5x(m)-0.5(m-2)-0.5x(m-3)

(21)

f3=x(m-2)

(22)

yI(k)=f1u2(k)+f2u(k)+f3

(23)

其中yI为正交支路的数值,u为分数间隔,k为插值时刻。根据公式可以看出计算一个插值需要的是四个相同周期内的采样值,当输入码元速率为8倍的原始速率时,数据进入位同步之前需要进行二倍抽取。位同步环路的仿真结果如图9、图10、图11所示。

图9 位同步的分数间隔Fig.9 Fractional interval of bit synchronization

图10 定时误差Fig.10 Timing error

图11 内插滤波器输出Fig. 11 Interpolation filter output

由仿真结果可知,其分数间隔、定时误差和内插滤波器输出均能很快收敛,故该算法能够完成定时同步的功能。其中,分数间隔的数值趋于规律化,变化极其缓慢,能够实现最佳采样时刻的提取。

4 结束语

本文主要对QPSK调制和解调系统进行了整体设计,重点研究了载波同步与位同步的设计及相关参数的计算,并对其中关键的模块进行了理论仿真,尤其对其中载波同步中的鉴相器、环路滤波器与位同步模块的插值滤波模块结构原理和实现方法进行了充分说明。同时给出了其各个模块所需参数的计算方法和理论仿真图,确保在以后的理论仿真与硬件实现中能够满足设计要求。