高驱动电流的隧穿器件设计

陈玉翔

摘要：隧道场效应晶体管（ TFET）由于其独特的带带隧穿原理而成为超低功耗设计中有力的候选者。传统MOSFET在室温下的亚阈值摆幅因载流子漂移扩散工作原理而高于60 mV/dec;而基于量子隧道效应的隧穿场效应晶体管，其亚阈值斜率可以突破MOSFET器件的亚阈值摆幅理论极限，并且具有极低的关态泄漏电流。本文提出了一种异质结纵向隧穿场效应晶体管，用以改善器件导通电流和亚阈值特性，改进后的器件开态电流由36μA/μm增加到92μA/μm，平均亚阈值摆幅从32 mV/dec降低到15 mV/dec。

关键词：隧穿场效应晶体管;带带隧穿;异质结;开态电流

0引言

随着MOSFET器件尺寸不断缩小，降低功耗成为了集成电路设计的关键问题。热载流子注入效应在室温下将金属氧化物半导体场效应晶体管（ MOSFET）的亚阈值摆幅（ SS）限制在60 mV/dec，这种物理上的限制使得MOSFET难以适用于低电源电压[1-2]。隧穿场效应晶体管（ TFET）具有低亚阈值摆幅和低关态电流的优点，然而受到隧穿面积和隧穿几率的限制，TFET器件的电流密度通常比MOSFET低2-3个数量级左右，限制了TFET器件的实际应用[3]。

在器件中使用高K介质提升电场强度[4-5]或者窄禁带材料减小禁带宽度已经成为提升TFET性能常见的方法。有研究人员在传统纵向TFET源区应用了窄带隙材料以增加隧穿电流[6]，尽管能增加导通电流并保持低的关态电流，但该器件在异质结界面处出现的缺陷是一个严重的问题。由于隧穿势垒通常位于本征区中，因此可以尝试替换本征区材料而不是源区材料。文献[7]使用窄带隙材料替换了整个沟道区域，但是使用此方法必须考虑TFET双极导通效应，该效应会导致高关态泄漏电流。另外有科研人员提出通过使用先进的设备控制器件掺杂分布，例如源区重掺杂薄层结构[8-9]，减小势垒区宽度增大电场强度，但是单边突变结在实际工艺中很难实现，可能会导致实质性的制造差异。

本文提出了一种窄禁带纵向隧穿场效应晶体管（ SiGe-TFET ），通过在纵向TFET外延隧穿区使用SiGe材料，缩短载流子隧穿距离，增大隧穿几率，器件具有高开态电流、低亚阈值摆幅和低关态泄漏电流的特点;文章第2节主要描述器件结构及工作原理;第3节给出仿真结果;第4节得出最终结论。

1 器件结构和工作原理

隧穿场效应晶体管的本质是一个栅压控制的P-I-N结，与MOSFET器件类似的是，TFET器件也是由栅极、源极及漏极等电极构成，不同的是MOSFET器件的沟道是指栅极下方的反型层，而TFET器件的沟道是指栅极下方的隧穿区域。按照隧穿方向与栅电场的关系，可以分为两种隧穿场效应晶体管，如图2.1所示：当隧穿方向与栅电场方向垂直时，该隧穿场效应晶体管为横向TFET器件;当隧穿方向平行于栅电场方向时，该隧穿场效应晶体管为纵向TFET器件。

随着超薄外延生长技术的发展，采用半导体异质结材料制造晶体管成为可能。与全Si-TFET相比，在器件中使用SiGe、InAs等窄禁带材料，可以有效地减小隧穿区的禁带宽度，提高载流子的隧穿电流。本次研究采用基于异质外延区的纵向TFET结构，如图2.1（b）所示，包括半导体衬底、源区、本征区、漏区、外延区、高K栅氧化层及金属栅。外延区采用SiGe以提高隧穿几率，位于源区与本征区上方。为增强导通电流源区采用1×10²⁰cm^-3的重掺杂，漏极为1×10¹⁸cm^-3的中等浓度掺杂用来抑制TFET双极导通效应;本征区为宽度20nrri，浓度1×10¹⁵cm^-3的轻掺杂区;栅氧化层采用5 nm厚度的Hf02。定义电流分别为10^-7A /μm和10^-13A/μm时所对应的电压为阈值电压VT和开启电压V off，开态电流I ON定义为栅电压等于（V OFF+1）V时所对应的电流值，阈值电压V T和开启电压V OFF两点之间的斜率作为平均亚阈值摆幅（SS arg）：

从上述结果可以清楚的看出，为了提高隧穿电流，器件隧穿区的电场强度应很大，而禁带宽度应尽可能地小，即隧穿距离越小，则隧穿电流越大。传统横向Si-TFET，纵向Si-TFET和纵向SiGe-TFET带带隧穿能带图如图2所示。对于横向隧穿TFET结构，栅极只能控制使源区与本征区界面表面区域发生隧穿，隧穿区域面积很小导致无法获得较大的开态电流。而纵向隧穿TFET的载流子隧穿区域面积正比于栅极覆盖源区/外延区的面积，隧穿面积相比横向隧穿大得多，器件驱动电流较高。

SiGe-TFET则是在纵向TFET的外延隧穿区采用了高Ge组分的SiGe材料，SiGe材料的禁带宽度和Ge组分有直接关系，忽略材料之间的应力，禁带宽度与Si 1-xGex材料Ge组分之间的关系可以表示为：

Ge组分越高，材料禁带宽度越小。从图2.2（c）也可以看出，将SiGe材料应用于外延隧穿区可以有效地降低该区的带隙并促进载流子的隧穿。TFET关态泄漏电流路径主要存在于横向P-I-N结，当使用具有高Ge含量的SiGe材料时，反向泄漏电流也会增加。在SiGe-TFET的设计中，外延隧穿區的厚度只有5 nm左右，SiGe材料的面积很小，因此这种设计可以减少关断电流的增加，能够同时满足高导通电流和低关态泄漏电流的要求。

2 仿真结果

器件仿真使用了Synopsys公司的Sentaurus TCAD工具，采用了动态非局部带带隧穿模型，该模型用Wentzel-Kramer-Brillouin（ WKB）近似来捕获穿越所有可能结和表面的隧穿。SRH（ Shockley-Read-Hall）复合模型，迁移率模型，Fermi-Dirac统计分布模型和禁带宽度变窄模型被用来仿真器件电学特性。