电力电子集成电路的静电放电保护探讨

2019-02-13黎翠凤

数字通信世界 2019年12期

黎翠凤

（鲁东大学，烟台 264001）

伴随当今半导体集成电路技术的持续更新与完善，电力集成电路在此背景下，呈现出迅猛的发展势头。既往的电力电子电路，通常将功率晶体管当作主体，所形成的集成电路功能单一，工艺多为双极集成电路，工艺线条宽，器件尺寸大，有一定抗静电能力，一般情况下，不需要另外添加用于实施静电放电保护的相关电路。但需要指出的是，伴随其功能的越发丰富，以及设备类型的日渐多种多样。做好静电放电保护显得越来越重要。本文围绕电力电子集成电路，就其静电放电保护方法作一探讨。

1 静电放电的概念分析

（1）器件抗静电放电能力。所谓器件抗静电放电能力，从根本上来讲，就是在选定模型后，器件任一端口间的组合，经受3次正极性、反极性规定电压冲击下，所形成抗静电能力所对应的最低值。（2）抗静电放测试模型。当前，主要有人体模型、机器模型、插座放电模型、带电器件模型等。（3）器件耐静电等级。以电路为对象，对其开展有针对性的静电试验后，对于此时的HBM 模型来讲，依据其所具有的抗静电能力，可将其划分成四等级，分别为0～1999V、2000～3999V、4000～8000V 与＞8000V，针对0～1999而言，其实为静电敏感型器件，而对于＞8000V 的器件，多为静电不敏感器件。

2 静电放电保护方法

2.1 选择保护方案的基本原则

静电保护器件连接于电路端口上，会使输入端漏电增大，而且还会使负载电容增大。若增加保护电阻，那么会带来其它方面的影响。因此，在对保护电路进行设计时，需秉持如下原则：其一，设定合理且实用的静电保护方案，可呈现出比较好的保护效果，而且在整个芯片中所占面积要小。其二，不能将原先设计架构当中电路的整体性能降低；其三，将原先的工艺流程及相关步骤予以保留。

对于电力电子集成电路来考量，其在具体的工艺上，较为负载，且电路类型也比较多样；另外，各种差异性的电路间，无论在信号类别上，还是在工作电压上，再或者是端口性质上，均会有比较大的差别。所以，采用的保护方法也不同，需要进行详细区分，酌情对待。

2.2 常用保护方法

2.2.1 Zener 二级管保护

设计要点为：（1）采用发射机-基极二极管；（2）需要把扩区设计成圆角，另外，其半径需大于结深；（3）将接触孔与扩区间的套刻增大；（4）扩区面积需≥800μm2。因EB 结的击穿电压仅为6伏，当处于放电状态时，此时所配套的保护器件，可以承受比较小的功耗。究其原因，主要在于其在一种低电压下，便能够实施相应保护，而且对内部电路同样有着比较突出的保护效能；但需强调的是，针对此种保护法，其不适用于那些信号输入电路，另外，一些输出电路同样不适用。还需要指出的是，如果有较大的结电容，可能会使电路的频率特性降低。但对于多数模拟电路的输入端而言，乃是首选。

2.2.2 NPN 晶体管保护

需要指出的是，在NPN 晶体管保护方面，所采用的是当前比较先进且实用的基极接地的NPN 三极管；此外，还采用的比较高效的ESD 保护方法；需要说明的是，针对输入电压来讲，如果其达到Vces（NPN 晶体管），针对此时的晶体管而言，便能保持通导状态，如果通导处于一种始发状态，并且跨于晶体管上的电压小于Veco，那么通导会自动停止。而对于45V 工艺来分析，Vces 通常维持在60V，而Veco 通常为40V。此种snapback而言，其在ESD 保护架构当中，对晶体管当中的放电功耗，有不错的降低效果。所以，从总体上来讲，其相比单个反向BC 结的保护，效果更为突出，可将其用作电压比较高的输入或输入端。另外，还需要指出的是，NPN 三极管除了能够保护正电压（PAD-地）之外，还能还能对负电压也能提供保护，因为VB 结的存在，同样提供正向二极管保护通路。所以，PAD-电源的保护，同样可用此来达成；针对正电压而言，放电通路通过PAD，再保护晶体管到地，最后，通过通过与之相配套的正向二极管，直入电源。而针对各PAD 之间所存在的放电来讲，都可以利用地线来完成。因此，借助单个晶体管，便能得到比较理想的保护作用。

具体的设计要点：（1）针对晶体管所对应的发射区来讲，其面积大于或等于500μm2；（2）对于晶体管所对应的发射极而言，其与基极设计之间呈圆角；（3）套刻尺寸稍大；（4）需有深磷扩散，用于降电串联电阻。