基于FPGA的数字接收机信噪比提高方法研究

翟羽佳，聂慧锋

(中国船舶重工集团公司第七二三研究所，江苏 扬州 225001)

0 引 言

数字接收机是一种被广泛应用于雷达信号侦察系统的新型电子战(EW)接收机系统，其主要任务是接收战场环境中的电磁波信号并进行信号检测，将目标雷达信号从包含噪声的电磁波信号中提取出来。当前的数字接收机系统主要采用的信号检测方法分别为时域检测法和频域检测法。频域检测法的主要优点是作用于大量数据点上的快速傅里叶变换(FFT)可以把信号从噪声中提取出来，其缺点是需要进行许多FFT运算，并且FFT的长度要预先确定。[1]在基于FPGA的数字接收机中，FFT运算的实现通常需要占用大量的乘法器和加法器资源，而乘法器资源是当前的主流FPGA芯片中最稀缺的资源之一。因此，当FFT的长度过长时，频域检测法在FPGA中的实现较为困难。时域检测法通常是将信号的幅度与固定门限比较，来确定在数据中是否有信号[1]。这种检测方法算法简单，易于实现，因此在数字接收机设计中被广泛应用。对时域检测法而言，检测模块输入端信噪比是影响系统检测概率和虚警概率的重要因素。因此，本文从信道化处理模块、自相关运算模块和中值滤波模块3个方面对基于FPGA的数字接收机信噪比提高方法进行研究。虽然这些方法也会增加工程实现的复杂度，但相对于在FPGA中实现频域检测还是容易得多。

雷达信号侦察系统中，数字接收机所接收到的电磁波信号中包含的噪声主要包括两类，分别是环境噪声和系统噪声。研究表明，环境噪声和系统噪声的种类虽然繁多，但主要噪声源为热噪声，属于高斯白噪声类别。因此，本文仿真所使用的噪声模型均为高斯白噪声。

1 信道化处理模块

1.1 信道化原理

数字接收机的工作流程是首先把输入信号下变频为中频信号(IF)，然后用一个高速多比特模数转换器(ADC)对其进行数字化，并采用数字信号处理技术产生所期望的脉冲描述字(PDW)。[1]当前的数字接收机系统通常采用数字信道化技术对高速ADC采样之后的数字信号进行处理。这一方面能够提高信号的信噪比，另一方面能够使数字接收机具备处理同时到达信号的能力，是现代数字接收机设计中最重要的组成模块之一。对于数字接收机而言，信道化处理模块的实现方法多种多样。但是，不管采用何种实现方法，数字信道化本身都可以看作是一个数字滤波器组。为了防止信道边缘出现检测盲区，当前的数字信道化接收机系统中通常采用50%重叠信道划分方法，其示意图如图1所示。

如图1所示，BW1为每个信道的实际有效带宽，可以看成3 dB带宽；BW2带宽为BW1的两倍，为了能够获得足够好的滤波效果，在BW2处至少要有60 dB的衰减。[1]

1.2 分析与仿真

假设输入信号带宽为1 GHz，实际有效信道数为N，则数字信道化模块输出端子信道有效带宽为(1/N)GHz。信噪比计算公式如下所示：

(1)

其中,Ps表示信号的有效功率,PN表示噪声的有效功率。

由于高斯白噪声的功率谱密度服从均匀分布，而信号的功率谱密度近似于冲击函数，因此信道化模块的输出端各独立信道噪声的有效功率为输入端噪声有效功率的1/N。经式(1)计算，信道化模块所提升的信噪比为10logN。通常情况下，由于形成信道化的滤波器不可能是理想带通滤波器，而且信号的功率谱密度也并不是理想的冲击函数，因此实际的信噪比提升要比理想值小。通常来讲，对于同一类型的滤波器，其阶数越高，滤波器特性越接近理想滤波器，所形成的信道化处理模块提升信噪比的能力也越强。但是，更高的阶数必然会导致更多的乘法器资源消耗，因此在设计滤波器时必须考虑到效费比，不能一味地追求高阶数。

理论上而言，有效信道数越多信道化模块提升的信噪比越高。但是，在实际的数字接收机系统设计中，不仅仅要考虑信噪比。一方面，信道化模块的实现是基于对输入数据序列的抽取，有效信道数N取值过大，会导致信道化模块输出端时间测量精度严重降低，从而造成到达时(TOA)和脉冲宽度(PW)测量误差增大。另一方面，采用实时检测系统的数字接收机大多是在FPGA芯片中实现的，信道数过多会导致乘法器资源使用量大幅增加。这是工程实现所不允许的。因此，信道化模块的信道数选取只能在信噪比和TOA、PW测量精度以及FPGA资源量之间进行折中。

以-6 dB信噪比采样信号为例，信道化模块输入端数据为实数序列，其仿真结果如图2所示。信道化模块输出端数据为复数序列，其实部和虚部仿真结果如图3所示。

由图2和图3对比可以看出，信道化模块输出端相对于输入端信噪比有很明显的提升，但是输出端相同时间内单个信道的采样点数只有输入端的1/N，即信道化模块输出端的时间测量精度只有其输入端的1/N。

综合考虑信噪比和TOA、PW测量误差以及FPGA资源使用量之后，有效信道数N可以得到确定。此时如果仍然无法满足时域信号检测的信噪比要求，则需要进一步对信道化模块输出端的复数序列进行自相关处理，提高信噪比。

2 自相关运算模块

2.1 自相关运算原理

由于噪声模型为高斯白噪声，而高斯白噪声的特征是任意两个不同时刻的采样点之间，不仅是互不相关的，而且还是统计独立的。[2]对于信号而言，不同时刻的采样点之间的相关性与信号类型有关。本文以最为常见的单一固定频率信号为例进行仿真，验证自相关运算提高信噪比的效果。

如果输入数据长度为L，用x(n)(n=0～L-1)来表示，那么自相关定义为[1]

(2)

式中m表示延迟变量。

数字接收机中，信道化模块输出端数据为复数序列。为了方便处理，累加点数N的取值通常为2的整次幂。公式(2)经修改后如下式所示：

(3)

(4)

2.2 分析与仿真

如图4所示，自相关累加点数N的取值很大时其信噪比提高非常明显。但是，信号的幅度包络也产生了严重的变形，信号的上升沿和下降沿的变化趋势明显变缓。这会导致系统对目标雷达信号TOA和PW指标测量误差的增加。通常情况下，自相关模块输入端信号的原始幅度包络边沿只包含2～3个采样点，对其进行信号检测时TOA和PW指标的测量误差一般会小于或等于1个采样点。但是，经过N点累加自相关之后，幅度包络边沿所包含的采样点会增加N-1个，如果不加处理地进行信号检测，其TOA和PW指标的测量误差必然会随着累加点数N的增加而加大；如果改变TOA和PW指标的测量算法，势必又会增加数字接收机系统工程实现的难度。

图5、图6所示分别为自相关运算模块输入端复数序列的幅度值、相位值的仿真结果，以及累加点数N取不同数值时自相关模块输出端复数序列的幅度值、相位值的仿真结果。

由图5和图6可知，N取值越大自相关提高信噪比的效果越好。但是，在自相关模块输入端信噪比较差的情况下，累加点数N需要取很大的值才能达到理想的信噪比，此时自相关模块输出端复数序列的幅度包络和相位值都发生严重畸变，无法进行精确的TOA、PW和频率参数测量。

3 中值滤波模块

通常情况下，自相关模块输出端的复数序列会直接被用来计算幅度值和相位值，并使用幅度包络进行时域信号检测，将目标雷达信号从包含干扰噪声的电磁波信号中提取出来。如果自相关模块输出端的信噪比仍然无法满足检测要求，则需要对幅度包络进行滤波，去除一部分噪声点，从而提高幅度包络的信噪比。

信号的幅度包络为离散实数序列，对离散实数序列进行滤波通常分为线性滤波和非线性滤波两种。相比较而言，线性滤波算法简单，易于工程实现，但会对信号幅度包络的边沿造成模糊。而非线性滤波算法较为复杂，工程实现难度较大。但是，非线性滤波最大的优点就是能保留幅度包络的边沿细节。考虑到自相关算法已经对信号的边沿造成了影响，如果再选择线性滤波，必然会再次造成信号幅度包络边沿的变形，其误差的累加效应会导致TOA和PW指标的测量误差进一步加大。本文中选择使用非线性滤波中的中值滤波算法对信号的幅度包络进行滤波。中值滤波算法相对简单且其工程实现方法较为成熟，其特征是对脉冲噪声的抑制效果特别好，同时又能保留边沿细节。[3]

中值滤波算法是将窗口函数里面的所有幅度值进行排序，取得中位数来代替该窗口中心的幅度值，其定义如下所示：

Y(n)=Med{x(n-m),x(n-m+1),…,

x(n),x(n+1),…,x(n+m)}

(5)

其中n∈Z，窗口宽度为2m+1。

图7、图8所示分别为4点和16点自相关幅度包络仿真结果与中值滤波之后的幅度包络仿真结果对比。

由图7和图8可以看出，中值滤波算法对幅度包络的信噪比有明显提升，并且前级自相关运算的累加点数N取值越小中值滤波算法的信噪比提升效果越明显。由此可以得知，适当减小自相关运算的累加点数N的取值，并在其后端加入中值滤波模块，可以在提高信噪比的同时尽量保持信号幅度包络边沿不发生严重变形，因此不会对TOA和PW指标的测量造成过大的影响。

4 结束语

在基于FPGA的数字接收机系统中，时域信号检测模块输入端信噪比是影响系统检测概率和虚警概率的重要因素。本文对数字接收机系统各处理过程中提高信噪比的几种主要方法进行分析和仿真之后发现，通过单一的方法提高信噪比往往无法满足检测要求，因此提出一种在信道化模块之后将自相关算法与中值滤波算法相结合的方法。该方法可以在提高信噪比的同时尽量保持信号幅度包络边沿的细节，从而在提高信噪比的同时减小TOA和PW指标的误差引入。该方法在基于FPGA的数字接收机系统中具有较好的可行性和应用价值。