CMOS图像传感器LVDS驱动器电路设计

藏范军, 常玉春, 刘 洋, 纪永成, 郭杨钰, 马 成, 王欣洋

(1. 吉林大学 电子科学与工程学院, 长春 130012; 2. 长春长光辰芯光电技术有限公司 芯片部, 长春 130012)

0 引 言

随CMOS(Complementary Metal Oxide Semiconductor)图像传感器逐渐向大面阵方向发展, 传感器芯片对数据传输速率的要求越来越高。LVDS(Low Voltage Differential Signaling)技术解决了传统传输方式速度慢抗干扰能力弱和功耗大的技术难题。

LVDS是一种低电压摆幅的差分信号技术, 它使数据能在差分传输线对上以高比特率速度传输, 在LVDS协议ANCI/TIA/EIA-644标准中, LVDS协议在无失真媒介上理论极限传输速率可达1.923 Gbit/s[1]。LVDS由于电压信号幅度较低, 而且采用恒流源模式驱动, 所以只产生极低的噪声[2-4]。

笔者设计的CMOS图像传感器使用较为先进的CMOS工艺, 数字电路为1.2 V供电, 而为降低LVDS功耗, 应使用2.5 V供电。传统解决方案用Level Shifter将1.2 V数字信号转换成2.5 V, 但常用的Level Shifter在不同的工艺角下, 会将50%占空比的信号转换成30%甚至更差占空比的信号, 造成LVDS传输时误码。笔者提出了两种解决方案, 均集成在该LVDS驱动器电路设计中。

1 电路设计

1.1 电路整体架构

LVDS驱动器电路整体架构, 如图1所示。

图1 LVDS驱动器电路整体架构Fig.1 Overall architecture of LVDS driver

首先使用方案1或方案2, 将1.2 V的数据转换为2.5 V的差分数据, 然后LVDS核心电路将2.5 V的数据转换为符合LVDS协议, 共模为1.125～1.375 V, 摆幅为350 mV±100 mV的差分信号。LVDS核心电路的共模反馈方式采用传统的电阻共模反馈。

1.2 电平转换方案1

常用的电平转换器[2]如图2所示。

图2 传统的电平转换器Fig.2 Traditional solution of level shifter

当NET1为1.2 V高电平时, NET2为0 V低电平, 使M3关断, M4打开, 同时将M1的栅极拉到低电平, 使M1打开, 将M2栅极拉到高电平, 使M2关断, 这时OUTB输出为2.5 V的高电平, OUT为0 V的低电平, 从而实现将1.2 V的电平转换为2.5 V。

但常用的电平转换电路存在很大的缺陷, 在高比特率传输速度, 不同工艺角情况下, 电平转换电路的占空比会变得很差, 在Slow PMOS、 Slow NMOS的工艺角下, 占空比甚至会成为30%。

为解决传统电平转换电路造成的占空比较差的问题, 笔者在1 Gbit/s传输速率下, 加入了1 GHz的时钟, 电路的具体架构如图3所示。

首先加入一个与1 Gbit/s数据信号反向的1 GHz的时钟信号, 让数据和时钟分别经过两个如图2所示的电平转换电路, 得到了摆幅为2.5 V的数据和时钟。然后采用2.5 V供电下的上升沿触发的D触发器, 使用2.5 V的时钟对2.5 V的数据进行采样, 从D触发器的Q和QN端得到了摆幅为2.5 V的1 Gbit/s的差分数据信号。虽然时钟和数据通过了电平转换电路, 占空比会很差, 但经过电平转换电路后的1 GHz时钟的上升沿在不同工艺角下却比较准确, 这样通过D触发器采样后得到的数据比较准确。

图3 电平转换方案1Fig.3 First solution of level shifer

图4为使用Cadence对上述电路做的仿真结果, 仿真条件为较差的工艺角(Slow PMOS/Slow NMOS), 可见, 虽经过电平转换电路后的信号和时钟变得很差, 但通过D触发器采样后的数据是准确的。

图4 电平转换方案1仿真结果Fig.4 Simulation result for first solution

1.3 电平转换方案2

该方案不使用传统的电平转换电路, 而使用迟滞比较器[5]作为电平转换电路, 比较器如图5所示。

图5 迟滞比较器Fig.5 Hysteresis comparator

M1～M4为1.2 V低压管组成的反相器, 将1 GBit/s的单端数字信号转换成正负两个双端信号, 送入比较器的输入端口处。除了M1～M4 4个管子, 其余均为3.3 V高压管。其中M11与M12为该比较器的输入端。M5和M6、 M9和M10构成电流镜, 构成负反馈的环路。M7和M8是该迟滞比较器的正反馈环路。由于需该比较器具有迟滞的性能且达到转变阈值可快速反转, 要求正反馈环路系数大于负反馈的系数。

该电路的工作原理为： 假设M11的栅极电压远低于M12的栅极电压。M11、 M5和M6为导通状态, 允许有电流流过。M7与M6的栅极相连接, M7若漏端不连在比较器的输出, 可输出与M6镜像的电流, IM7=KIM6, 比较器OUT输出为低电平, 当M12的电压逐渐降低, M12的支路逐渐有电流流过, 当M12所需要流过的电流大于M7中所能提供的电流时, M9开始工作, 比较器的OUT开始反转, 变为高电平。

比较器可省掉高速的时钟信号, 同时对1 GBit/s的数据可保证占空比在45%～55%之间。图6为该方案在最差Corner下的仿真结果, 可见, 迟滞比较器起到了很好的电平转换效果, 保证了数据的质量。

图6 电平转换方案2仿真结果Fig.6 Simulation result for second solution

1.4 LVDS驱动器核心电路

LVDS的核心电路如图7所示[6,7]。

图7 LVDS驱动器核心电路Fig.7 Core circuit of LVDS driver

图8 共模反馈电路Fig.8 Common mode feedback circuit

当INPUT端为高电平, INPUT_B端为低电平, M1的栅极为低时, M1打开, M2关闭； M3的栅极为高时, M3关闭, M4打开。M5和M6为恒定电流源, 提供3.5 mA的电流。OUT1和OUT2与片外100 Ω的电阻相连, 这样与M1、 M4及外部100 Ω电阻构成回路, 电流从OUT1流入OUT2, 在外部电阻产生350 mV的压降； 反之, 当INPUT端为低电平、 INPUT_B为高电平, M1、 M4关闭, M2、 M3打开, 电流从OUT2流入OUT1, 在外部电阻产生350 mV的压降。CM共模反馈端使用两个等值的电阻来对电路进行共模反馈, 使共模值为1.2 V左右, 这样就把信号数据转换成符合LVDS协议标准的差分信号。笔者使用的LVDS共模反馈模块如图8所示。

共模反馈电路通过1.2 V的Vref基准电压和共模电压CM进行比较, 以控制两个支路的电流, 这两条支路是为图6所示的电路提供电流的偏置, 从而形成了负反馈的环路, 实现共模值的调节, 使LVDS的共模固定在1.2 V。

2 版图与后仿

图9为LVDS驱动器的版图。图10和图11为该电路的后仿结果。

图9 LVDS驱动器版图Fig.9 Layout of LVDS driver

图10 第1种电平转换方案后仿 图11 第2种电平转换方案后仿 Fig.10 Post simulation result for first solution Fig.11 Post simulation result for second solution

从图10与图11的后仿结果可见, LVDS驱动器工作正常, 无误码产生, 这两种电平的转换方式均达到了设计要求。

3 测 试

使用sparen-6系列FPGA搭建测试平台[8], 如图12所示。LVDS Driver发送10110001011000101的数据, 示波器所接收到的LVDS驱动器输出如图13所示, 由图13可见, 驱动器未出现丢码情况。

图12 芯片测试平台 图13 LVDS驱动器输出波形 Fig.12 Chip test platform Fig.13 Output of LVDS Driver

LVDS Driver驱动器发送连续的1 Gbit/s的数据, 使用示波器测试的眼图结果如图14和图15所示, 由于本LVDS Driver未集成预加重和均衡技术, 眼图符合预期。

图14 1 Gbit/s LVDS驱动器眼图1 图15 1 Gbit/s LVDS驱动器眼图2 Fig.14 Eye diagrams of first solution Fig.15 Eye diagrams of second solution

4 结 语

为解决在2.5 V供电下的LVDS驱动器, 处理1.2 V数字信号, 由于传统电平转换电路性能较差, 产生误码的问题, 笔者提出两种电平转换电路方案, 用于解决该工程问题。方案1为使用D触发器对数据占空比进行校正； 方案2为使用迟滞比较器替代传统电平转换电路。设计采用65 nm工艺进行流片, 从测试结果可见, 两种设计方案均很好的保证了数据的准确性, 解决了LVDS驱动器误码的问题。