用于16位125 MS/s ADC的无采样保持运放前端电路

2018-07-24张凌东魏敬和陈珍海钱宏文

中国电子科学研究院学报 2018年3期

张凌东,魏敬和,陈珍海,3,钱宏文

(1.火箭军驻211厂军代室，北京 100076;2. 中国电子科技集团第五十八研究所，江苏无锡 214035;3.黄山学院信息工程学院，安徽黄山 245041)

0 引言

高速、高精度流水线模数转换器(ADC)是各类无线通信系统中中频采样模块所必需采用的电路。随着宽带无线通信、软件无线电和数字雷达等应用领域的飞速发展，其中频采样系统对ADC的速度和精度要求不断提高，现代无线通信系统对高速、高精度ADC的精度要求达到14位200 MS/s和16位100 MS/s以上，并且要有尽量低的功耗[1-2]。

采样保持电路处于流水线ADC 的最前端，其性能是整个ADC的最高性能，是制约流水线ADC 系统速度、精度和线性度指标优势的瓶颈，但同时也是ADC中消耗功耗最大的模块。对于开关电容流水线ADC，其采样保持电路的功耗开销主要是其内部使用的采样保持放大器(SHA)，通常SHA占用了流水线ADC功耗的30%以上[3-4]，因此消除SHA是降低开关电容流水线ADC的一种重要手段。然而，消除SHA之后，前端电路的精度和线性度指标将会恶化，需要进一步优化设计。

本文设计了一种用于高速高精度流水线ADC的无SHA型4.5-bit前端电路，并被用于一款低功耗16位125 MS/s流水线ADC中进行验证。该ADC电路采用0.18 um 1P6M CMOS工艺进行流片，测试结果良好。

1 无采样保持4.5位前端电路结构

在传统的开关电容流水线ADC中，为保证ADC的高线性度，其内部一般都使用了由采样网络和SHA组成的模拟前端。由于该SHA在ADC最前端，必须具备高增益和大带宽，从而消耗大量的功耗，因此消除SHA的使用就可以极大地减少ADC总体功耗。图1为本文所设计无SHA的模拟前端电路的具体电路结构。该模拟前端电路直接作为流水线ADC的第一级子级电路使用。其中，BSW表示高线性度的栅压自举开关，其余开关为普通CMOS互补开关。从图1中可以看出，输入模拟信号Vin经过栅压自举开关后，直接进入第一级流水线子级电路中。

图1 4.5位模拟前端电路结构图

对于图1中所示前端电路，消除SHA以后将面临2个其他问题[5]，第一个是由16个比较器构成的Sub-ADC和由OTA构成的余量增益放大电路这两个输入网络的阻抗不匹配问题，第二个是余量增益放大电路中所使用OTA建立时间减小的问题。对于第一个问题，只要将两个输入网络的阻抗失配误差限制在数字求和逻辑的纠错范围之内，就可以通过数字校正技术进行修正，本设计通过采用严格的版图匹配优化技术，将该误差最小化。对于第二个问题，本文通过增加OTA带宽的方式来满足建立时间恶化问题。为了在不增加功耗的条件下实现更大的带宽，本设计采用的OTA使用了一种改进的频率补偿技术。

图1中还给出了所设计前端电路的多相位控制时钟的先后相位关系，该时钟信号由高电平两相不交叠时钟Ф1和Ф2的基础上增加了一个Фclear相。而Ф1p时钟为下降沿较Ф1时钟略微提前的相位。Фclear和Ф1p两个辅助时钟相位用于降低开关电容网络中OTA输入端周期性的电荷充放电可能引起的各类非理想特性。由于Sub-ADC采用温度计码对模拟输入信号进行量化比较，因此一共使用了16个比较器，采样电容也因此由16个大小相等的小电容合成。

2 电路实现

2.1 OTA电路

高速、高精度开关电容流水线ADC中所采用的OTA通常采用全差分两级跨导放大器结构。但是传统的两级跨导运算放大器在进行频率补偿时，必须大幅提高第二级运放的静态电流，才能实现较宽的单位增益带宽，这导致该类运算放大器的功耗居高不下。本文在传统miller补偿技术的基础上进行了改进，设计了一种不增加静态电流就可达到更大的带宽的两级运放电路结构，如图2所示。

图2 两级运放电路结构

改进的两级运算放大器电路的第一级运放采用了由MN1、MN2、MN3、MN4、MN5、MP1、MP2、MP3和MP4共9个MOS管构成的套筒式运算放大器结构；第二级采用了由MN7和MP5构成的正端输出Class A输出级，以及由MN8和MP6构成的负端输出Class A输出级。为实现更好的共模控制，两级电路分别各自使用了一个共模反馈， CMFB1为第一级的共模反馈，CMFB2为第二级的共模反馈。

图3 两级运放频率响应曲线

传统两级运算放大器为实现频率补偿，通常在两级之间采用miller补偿，使主次极点分离，因此第二级运放通常需要非常大的电流才能实现合适的频率补偿。本设计在传统miller补偿的基础上，进一步增加了2个补偿电容Cc2和Cc3。加入补偿电容Cc2和Cc3后，将会形成两级运放中的主极点进一步“内推”，而次级点进一步“外推”的效果[6]。因此第二级运放中的MN8和MN7就可以在相对比较小的跨导要求下即可实现比较大的单位增益带宽，这样可以大大减小MN8和MN7的电流，从而实现在不增加静态电流的条件下达到增大带宽的目的。图3所示为该两级运放仿真得到的频率响应曲线，可以看出单位增益带宽大于2.4GHz，满足125MS/s子级电路对OTA的带宽要求。

2.2 比较器电路

本设计中比较器采用典型的动态锁存比较器，其电路实现如图4所示。该比较器由3级组成：输入预放大电路(M0-M6)、NMOS与PMOS 迟滞锁存器(M7-M10)和输出S-R锁存器 (M14-M21)。输入预放大电路采用NMOS管输入PMOS管有源负载的基本结构，在对输入信号进行放大的同时对迟滞锁存器的“回踢”噪声进行隔离。NMOS开关管M3和M4用于在比较器不工作时关断预放大电路，一方面可以减小功耗，另外还可以进一步减小“回踢”噪声。迟滞锁存器同时采用了NMOS与PMOS 迟滞锁存器结构用于提高锁存速度，另外在两个差分信号节点之间还采用了一个复位开关M13，以消除复位开关M11和M12的失调。同样为减小功耗，M22将在比较器不工作时关断迟滞锁存器。输出S-R锁存器将对迟滞锁存器的输出进行进一步整形，同时对比较结果进行锁存保持。

图4 动态比较器电路实现

3 前端电路在16位ADC中的应用

本文所设计的模拟前端电路已成功运用于一款16位125 MS/s流水线ADC电路中。图5所示为该16位125 MS/s流水线ADC的结构框图。为降低16位ADC的整体功耗，前端第一级子级电路采用本文所设计了4.5位无SHA模拟前端电路。该ADC一共采用了11级子级电路。图6给出了ADC的FFT测试曲线，可以看出采用本文所设计模拟前端电路后，该16位ADC对于10.1 MHz信号进行采样得到的信噪比为77.5dBc、无杂散动态范围为94.8 dBc，显示出良好的动态性能。整个ADC的功耗为330 mW，其中本文所设计模拟前端电路的功耗为50 mW。另外，4.5位前端电路占用的芯片面积为1×0.7 mm2。