基于MT9172的K口通信模块设计

孙 伟，鮑凯凯，代振涛，武亮明，周 文

(北方自动控制技术研究所，太原 030006)

0 引言

随着现代科学技术的飞速发展，信息网络战争已成为未来我军的主要战场[1-2]。应用于各类信道接口单元的通信接口模块层出不穷。本文设计的K口通信模块具有广泛的应用市场，通过该接口不仅可以实现与新一代通信控制器连接，还可以与野战交换机、K接口遥控终端等设备互联互通，具备同时传输数据和数字语音的功能。

1 方案设计

本文K口通信模块采用FPGA+硬件接口芯片MT9172的设计方案实现，可以提供全双工128 Kbit/s的传输通道，用户端提供标准TDM口进行数据接入，支持多种编码体制的话音业务和电台参数配置、数据业务。其中FPGA主要完成K接口的链路层协议处理，实现TDM接口数据收发，时隙复接与数据缓冲，完成与电台间的同步与信令握手流程。硬件接口芯片MT9172与网络变压器HR070620配合完成K接口物理层处理，实现单线对上全双工数字通信，与FPGA间通过收发独立的串行数据流通信。

本设计中FPGA采用Xilinx公司技术成熟的Spartan-3A系列的XC3S700A[3]。其具有可靠性高、成本低、逻辑资源丰富的特点。其基本属性为700K逻辑门，1472个CLBs，5888个Slices，92 Kb分布式RAM，360 Kb集成RAM，8个DCMs，能够为为高容量、成本敏感类应用提供超低成本、高性能的逻辑解决方案。

K接口的物理层处理采用了Zarlink公司的数字网络接口芯片MT9172(简称DNIC)[4]，该芯片采用自适应回波抵消技术，可在单对线路上实现全双工数字传输，传输速率可选为80 kbit/s或160 kbit/s，普通的双绞线传输距离可达4 km，与ISDN的2B+D数据格式相兼容。其内部，具有帧同步析取和时钟析取能力，可为外部电路提供时钟。

图1 MT9l72 内部原理框图

2 电路设计

本方案中选择的MT9172具有多种操作模式，可通过引脚MS0-2选择，两种主要操作模式为MOD(透传模式)和DN(数字网络)模式。MOD模式速率可选为80/160 kbit。在DN模式时，线路按照ISDN(综合业务数字网)格式传输B、D通道数据，速率可选为80/160 kbit。DN模式时，CD口和DV口为标准的串行总线接口(ST-BUS)，并且，在MOD模式，CD口和DV口以80 kbit/s或160 kbit/s的速率透传串行数据。其他模式包括：主、从、单口、双口模式，主从模式时，时间基准和帧同步信号由外部提供或从线路提取。双口模式时，CD口和DV口都活动，单口模式时，CD口不活动，所有信息通过DV口传输。对于线路上两个DNIC，必须分别设置为主、从，MOD模式下只有双口模式。

本设计中MT9172工作在模式1，为透传模式(MOD)、主模式。其他配置采用默认模式2配置，此时，DNIC速率配置为160 kbit/s，预扰码器、诊断寄存器复位等功能全部不使能。其中，时钟锁相环路的时钟改用了8.192 MHz，K口实际工作于128 Kbit/s。系统端DV口及相应的时钟接入FPGA，透明数据经FPGA处理后分为数据和语音，经过FPGA内部缓存，时隙再分配后由TDM口发送出去。具体电路连接关系如图2所示。

3 逻辑设计

本设计方案中FPGA与MT9172之间通过DV接口进行全

双工串行数据收发，该接口的数据收发分别同步于发送时钟和接收时钟，发送时钟和接收时钟由MT9172提供，都为128 kbps。FPGA需要根据K接口协议完成与短波电台/超短波电台K口间的链路同步、环路信令交互、对透明数据按时隙接收、缓存、发送的工作，设计在ISE14.7环境下，采用VHDL语言编程实现。

3.1 K口协议

K口具有多种工作模式，其中工作于模式3适用于新一代VHF/HF电台K接口，模式3又细分为两种模式：模式3-32K、模式3-64K，模式3-32K的电台业务数据的实际传输速率为32 Kbps，语音采用64 Kbps的PCM编码。模式3-64K的电台业务数据的实际传输速率为64 Kbps，语音采用32 Kbps的ADPCM编码。本方案根据通信应用需求，采用模式3-32K，其帧格式如图3所示。

在这种模式下，K口数据帧速率为16 Kbit/s，每帧由8 bit数据构成， 划分为8个时隙，每个bit为一个时隙。K口数据帧格式各字段含义如下：

1)同步：同步码采用地域网中继群规约中规定，本端未同步前发反码111100010011010，本端同步后发正码000011101100101；

2)环路信令、话音指示：话音编码指示时隙。设备同步后首先使用该时隙交互环路信令，环路信令交互完毕后，该时隙作为PCM的高/低4 bit指示位，当时隙1为“0”时表示是同一字节的高4 bit，为“1”时表示为低4 bit，同一字节的高位先发送；

3)控制、数据包：包括电台的网络参数、信道参数的设置、查询、加注和信令信息业务数据包：IP数据包和非IP数据。不同类型的数据采用相应的HDLC格式封装。

图2 M79172外围电路图

图3 K接口数据帧格式

4)PCM话音：编码速率为64kbps的PCM话音数据，由4、5、6、7四个时隙传送。

K接口数据帧各时隙的数据采用bit交织的复接方式，具体的形式如图4所示。

图4 模式3-32K bit交织复接方式

其中第一列共15位组成同步码，第二列，环路信令沟通阶段，每8帧组成一个8 bit的环路信令字节，环路信令沟通完成后，每1 bit指示语音数据的高/低位；第3、4列每4帧组成1字节的业务数据，最后4列每2帧组成l字节的PCM语音数据。

3.2 设备识别

K接口设备识别的过程描述：首先，物理连接建立后，K口通信模块和信道设备分别检测到对端的同步码后，由失步状态进入链路帧同步状态。在此基础上进行环路信令沟通，设备类型信息的交互就在这个一过程完成，沟通成功双方进入链路识别状态，沟通失败则继续进行环路信令沟通。在链路识别的基础上，上层软件可以通过K口与信道设备进行过手，握识别手成功则进入握手状态，握手失败则退回到链路识别状态。图5是K口设备识别的状态转换图。在设备识别的过程中，设备信息的交互是通过环路信令沟通来完成的。

图5 K口设备识别状态转换图

3.3 逻辑实现

本方案FPGA逻辑功能主要包括：

1)实现链路帧同步，分为同步码的发送和接收；

2)实现链路帧数据的交织/解交织；

3)实现环路信令沟通，并上报连接状态；

4)实现TDM接口的数据收发、时钟生成。

FPGA内部逻辑设计如图6所示。

图6 FPGA逻辑设计框图

本设计中FPGA逻辑设计关键点为链路同步检测、环路信令沟通和TDM数据收发。链路同步检测中关键设计包括数据接收寄存器、计数器、同步检测模块；环路信令沟通关键设计包括环路信令寄存器、状态转换模块、数据FIFO。本小节就关键逻辑设计原理作详细介绍。

3.3.1 数据接收寄存器

由于链路同步码共15位，需15个连续的数据帧的同步时隙组成。为完整接收15位同步码，设计120位的移位寄存器，按接收位时钟移位，移位完成后，抽取移位寄存器的8n-2(n=1，2，…，15)位组成线路同步码，并与协议约定值比对，如与正码比对一致，则认为检测到正同步码，与反码比对一致，则认为检测到反同步码。

3.3.2 同步检测模块

链路同步检测模块具体原理为，链路开始处于失步状态，发送模块发反码。接收模块每接收1位数据，就检测是否构成同步码，检测失败，等待下一位数据，检测成功，进入预同步状态。此时，计数器启动工作，发送模块发正码，当计数器为119时，再进行检测是否为正码，如为正码，链路同步正常，后计数器从0开始继续计数。如出现计数器为119时，同步码检测失败，则链路由同步状态进入失步状态，发送模块发反码。

3.3.3 环路信令沟通

环路信令沟通是一个双向交互的过程，需要K口接发模块协同工作，环路信令寄存器锁存信道设备发送的环路信令信息，状态机根据收到的环路信令信息完成状态的转换，并输出相应的状态信息。环路信令沟通具体内容包括：

1)Wait_AA：等待接收OxAA(收到AA发A0)；

2)Wait_F6：等待接收OxF6(收到F6发E0)；

3)Wait_CO_FO：等待接收OxCO或OxFO，OxCO为VHF，OxFO为HF(收到C0/F0发FC)；

4)Wait_E8：等待接收OxE8，VHF/HF都使用64 Kbit/s的PCM模式(收到E8发FA)；

5)Wait_AA_55：环路信令交互完成，时隙位变为高低指示位，持续等待OxAA或0x55。

具体环路信令交互流程如图7所示。

图7 环路信令交互流程图

3.3.4 TDM收发模块

本方案中TDM接口按E1基本帧格式传输数据，其基本帧长为256个bit，时长T=125 μs，分为32个时隙，每8 bit一个时隙，每时隙速率为64 kbps。K口模式3-32 K的电台业务数据的实际传输速率为32 Kbps，语音数据传输速率为64 Kbps。考虑速率匹配需求，设计占用1时隙作为业务类型指示，2时隙低4位传输电台业务数据，3时隙传输PCM语音编码。其中1时隙为0xA1时指示1时隙电台业务数据有效，为0xA2时指示3时隙PCM语音编码数据有效，为0xA3时指示1、2时隙数据都有效。发送方向，FPGA接收TDM数据后完成串并转换，并存储到内部构建的FIFO中，等待K口发送单元读取并发送。接收方向，TDM发送单元读取FIFO数据，完成并串转换，并按约定时隙发送到处理器。

4 实验结果与分析

分别将K口通信模块与超短波、短波电台K口相连接，使用ISE软件，调用XILINX公司在线调试软件chipscope，设置触发条件，在线观测FPGA内部信号，如图8所示。其sync_flag_pre为1时指示收到对端电台反码，sync_flag为1指示收到对端正码，链路处于同步状态，hlxl_reg持续为0x55或0xAA,指示环路信令已交互完毕，此时环路信令位变为高低指示位，所以持续为0x55或0xAA。此时电台K口状态显示：K口已连接，如图8所示。

图8 FPGA内部信号测试

经检验，本文设计的K口通信模块能够实现与新一代短波/超短波电台间K口通信。并且，由于FPGA具备的可编程灵活性，根据应用需求，可方便实现接口扩展与改进，能广泛应用于各类通信控制器、野战交换机、K接口遥控终端等设备上。

[1] 赵 珺.便携式通信终端设计[J].通信设计与应用,2016(7):59-60.

[2] 司朝良.MT9172及其在基带调制解调器中的应用[J].通信及网络元器件,2003(9):57-60.

[3] Xilinx Spartan-3A FPGA Family:Data Sheet[Z].2010.

[4] Zarlink Semiconductor．ISO2-CMOS ST-BUS Family MT9171/72 Digital Subscriber Interface Circuit/Digital Network Interface Circuit[Z].1999,2．