高速PCM信号解码电路设计

2017-11-07衡总董卫珍

电子技术与软件工程 2017年17期

文/衡总董卫珍

高速PCM信号解码电路设计

文/衡总董卫珍

为了准确接收解码某系统的高速PCM数据，设计以PLL方式的时钟、数据恢复电路(CDR)，实现硬件时钟同步、码同步, 并进行串并转换完成对高速PCM 码的解调。该电路对高速NRZI串行信号完成均衡后，转换为高速ECL电平逻辑，利用延时异或运算提取时钟信息，由PLL完成时钟提取与数据对齐。电路测试表明该方法能够有效地利用已有串行数据流产生具备合适相位的同步采样时钟信号，电路设计已用于某设备, 具有工作稳定, 抗干扰能力强的特点。

PCM CDR PLL 延时异或

某型系统采用同轴电缆同时完成高压直流供电与传输数据，数据上行传输采用高速PCM串行模式，实现湿端多通道AD采样数据与湿端设备运行状态等数据的混合上传。PCM编码的主要特征为：输出码型为不归零码(NRZI)。则干端接收模块可以根据PCM码流特征设计时钟数据恢复电路(CDR)，提取出接收时钟与数据信号，在FPGA内完成PCM数据采样和串并转换。PCM解码的关键是时钟相位与数据码流的对齐。时钟信号的同步可以有两种模式：主模式和从模式。主模式由主控设备提供时钟，对于长距离单芯电力线通信而言不适用。在时钟同步采用从模式设计方式时，芯片需要从接收到的串行数据流中提取时钟信号以便正确可靠地进行串行数据流接收。

针对这个问题，文中介绍了一种从串行PCM 数据流中提取同步时钟的方法。

1 PCM传输总体结构

PCM通信模型如图1所示：湿端与干端通过同轴电缆相连，干端提供高压直流电源和下行的低频控制信号，湿端使用高频PCM上传关键数据。湿端包括PCM编码与预加重电路，通过变压器耦合到高压直流线缆上传；干端接收电路对线缆上的信号，去除高压直流，耦合得到高速串行信号，完成均衡预处理和信号电平转换，送到CDR电路完成时钟提取与数据相位同步，由FPGA完成数据采集与串并转换。

当数据流在单芯线缆中传输时，并没有附带时钟，数据接收端需要通过CDR从接收到的含有较大干扰和抖动的数字信号中提取接收位同步时钟，如图2所示，并用这个时钟对该数据信号重新采样，恢复出具有规范波形的原数据信号。因此CDR的基本目的是判别所读的数据的最佳时钟相位并采样。锁相环(PLL)是相位和频率跟踪的最有效的方法之一，专用高速时钟数据恢复电路的结构一般是基于PLL。

PCM信号解调的关键是利用PLL完成数据时钟提取和数据位对齐。

图1：供电与传输结构图

图2：时钟恢复示意图

2 CDR电路工作原理

目前，时钟恢复电路主要有两种设计方案：无源滤波器型(开环型)和有源滤波器型(闭环、PLL)。无源滤波器型结构如图3(a)所示，由时钟信息提取电路、高Q值滤波器和限幅放大器组成。有源滤波器型结构如图3(b)所示，由时钟信息提取电路、鉴相器、滤波器和压控振荡器组成。无源滤波器型的结构相对简单，但需要高Q值的滤波器。有源滤波器型一般采用PLL作为滤波器。由于数据传输为连续模式而非突发模式，数据时钟跟踪后变化不大，且数据速率相对不高，跟踪保持后数据率变化不大，则本设计使用PLL实现串行时钟提取。

图3：无源时钟提取电路和闭环时钟提取电路

时钟信息提取的目标是检测输入数据的时钟信息，转变为频谱符合要求的信号。时钟信息的提取与输入数据的格式有关，双极性非归零数据信号(NRZI)功率谱中不包含比特率整数倍的频率分量，也不包含除直流以外的离散频谱分量，其时钟信息包含在电平跃变当中。因此，时钟信息提取电路的任务是检测电平跃变，产生一个幅度尽可能高的频谱分量部分。

延时单元结合异或逻辑的结构可以检测出数据的边沿跳变。当延时单元的时延等于四分之一单位比特数据通过所需时间时，产生的频谱分量最大。如图4所示，对输入PCM数据流经过专用延时ASIC：1519-20B延时，延时信号与原参考信号经过高速异或芯片MC10107，提取出信号的边沿变化，即时钟信息，该时钟信号作为PLL输入参考时钟，提取时钟信息。