基于TAP.7适配器的电源管理技术的研究

黄 新，马树华

(桂林电子科技大学 电子工程与自动化学院，广西 桂林 541004)

基于TAP.7适配器的电源管理技术的研究

黄 新，马树华

(桂林电子科技大学 电子工程与自动化学院，广西 桂林 541004)

IEEE1149.7标准的提出对系统芯片在测试过程中出现的片上多TAPC、测试功耗急剧增加等难题提供了有效的解决办法；现有TAP.1器件通过添加基于IEEE 1149.7标准设计的TAP.7适配器后，使其具有TAP.7协议接口并支持TAP.7测试架构，从而可利用TAP.7架构对其进行测试;文章重点介绍了TAP.7适配器中的电源管理技术的原理及其模块实现过程；最后基于Quartus II平台及Modelsim进行了该功能模块的仿真验证，结果表明该电源管理模块能够有效地对TAP.7控制器的电源进行控制。

测试功耗；TAP.7适配器；电源管理

0 引言

随着集成工艺的快速发展，为满足多样化功能与市场需求，片上系统芯片(SoC)随之而生，SoC大规模复用符合JTAG标准的IP芯核，导致SoC含有多个芯片级测试访问端口控制器(CLTAPC)。然而每个芯核又包含多个嵌入式测试访问端口控制器(EMTAPC)及多条内部扫描链，于是SoC出现片上多TAPC的测试问题，现有的JTAG标准远不能达到该复杂SoC的测试要求。另一方面，在SoC测试的过程中，其所需的测试时间与测试功耗也是相当可观的，这成为SoC测试急需解决的一个难题。

IEEE1149.7边界扫描测试标准(简称CJTAG标准)的提出意在解决SoC测试难题，该标准在IEEE1149.1标准的原有基础上，在目标芯片中提出多TAPC测试架构及电源管理功能，同时还支持多种扫描拓扑连接方式，若能运用TAP.7技术于系统芯片的测试中，将会极大地提高片上系统及电路系统的调试与测试的效率。

CJTAG 标准在功能上划分为6个层次，即T0～T5，每层在前一层的基础上添加新功能。T0层为保留部分，兼容IEEE1149.1标准的测试基础架构及片上TAPCs，这将使SoC的片上TAPCs测试难题得以解决；T1～T3层为扩展部分，T1层增加TAP.7控制器功能和电源管理等，这会在测试过程中大大降低测试功耗；T2层增加芯片级“超级旁路”，将大大提高测试与调试效率；T3层则增添了4线星型(Star-4)扫描拓扑，并在星型拓扑中可以对TAP.7控制器进行直接地寻址，这将对实现特定芯核的调试与测试带来质的飞跃。T4～T5层为高级部分，T4层支持2线星型(Star-2)扫描拓扑，将原JTAG标准中必须要有的4引脚数减少到2，实现了只需TCKC与TMSC信号2个引脚的紧凑型边界扫描结构；T5层则支持自定义协议扩展，可在高级协议下使用8数据通道进行非扫描数据传输[1]。

1 TAP.7适配器的作用

利用CJTAG标准中提出的技术对目标进行测试，被测系统(TS)通常需要满足两点，一是具有TAP.7接口；二是能支持CJTAG测试[2]。现有的IP核或其组成的系统芯片，具有至少4个引脚的测试接口且只能识别TAP.1信号，而不能识别TAP.7信号，故不能直接利用IEEE 1149.7 调试测试系统(DTS)对其进行片上多TAPC测试，只能通过添加相应的TAP.7适配器使TAP.1器件变成符合CJTAG测试的器件[3]，即保留原有功能且具有相应的TAP.7功能，1149.1～1149.7的适配如图1所示。

图1 1149.1到1149. 7的适配

该TAP.7适配器不仅提供兼容性接口，而且在原有基础上新增了多种TAP.7特性，从而实现对IEEE1149.1器件的扫描测试调试控制及功能扩展[4]。在硬件结构上，该TAP.7适配器可根据需要实现的TAP.7层次要求来选择由复位与选择单元(RSU)、扩展协议单元(EPU)和高级协议单元(APU)三者的组合来构建[5]。而从功能模块上进行划分与设计，包括有以下几大重要模块： TAP.7控制器命令模块、选择与取消模块、电源管理模块、测试复位与功能复位模块、CLTAPC控制模块和支持星型扫描拓扑的SSD模块等，TAP.7适配器模块总框图如图2所示。

图2 TAP.7适配器模块总框图

2 电源管理模块的原理

电源管理(又可称为功耗管理)是指系统芯片在测试或调试过程中，由于所有的核或模块并非同时进行处理，对于目标芯核或模块使其TAP.7控制器处于在线状态并可进行相应的操作，而对于暂不需要测试的芯核或模块则可对其进行断电操作，即将其置于离线状态并对系统测试逻辑(STL)的测试访问时钟保持为逻辑0以阻止其同步操作或其他操作，从而降低测试过程中所产生的功耗，待需要用时则重新进行上电操作。

一个典型的TAP.7电源管理系统如图3所示，需要由DTS，TAP.7控制器以及控制TAP.7控制器的芯片级电源管理逻辑三部分共同作用完成TAP.7控制器的电源管理操作。芯片级电源管理逻辑的优先级高于TAP.7控制器，即TAP.7控制器被断电，它仍可以处于供电正常状态，并探测DTS产生的TAP信号以及时回应上电/掉电请求[6]。

图3 TAP.7电源管理系统

2.1 4种电源管理模式

TAP.7技术提出4种电源管理模式来对非测试状态的TAP.7控制器进行断电处理，具体见表1。

其中，2bit的PWRMODE寄存器的值分别对应4种不同的模式，4种模式的断电准则也各不相同。这里的TCK可由DTS或TS提供，其中模式0与模式1需要DTS提供测试时钟并可以使其保持在逻辑1状态。至少1 ms的时间计时可由除TCK以外的芯片时钟或系统时钟产生。芯片的电源管理特性取决于以上几种模式是否被支持。

表1 4种电源管理模式

在芯片级架构中，TAP.7控制器的断电功能一般遵守以下原则：

1)可能支持模式0～2的任意组合；

2)当不支持模式0～2时，PWRMODE寄存器不存在且一旦芯片的其他部分被上电则该TAP.7控制器也被上电；

3)当至少支持模式0～2中的一种时，PWRMODE寄存器存在且模式3也将被支持(模式3可以在上电确认期间及断电启动期间防止TAP.7控制器被断电)；

4)当某一种模式不被支持而其他模式被支持时，则上电确认功能不会受到影响，而且当TAP.7控制器在线时上电启动功能将不允许断电。

2.2 默认电源管理模式

当芯片级电源管理逻辑支持模式0～2中的几种或一种模式时，则可能设定一个默认电源管理模式(Default Mode)并且指明该默认模式是否有效。若芯片级逻辑不指定默认模式或指定的默认模式无效时，则由TAP.7控制器从数值最小的模式值来设置有效的默认模式，即当芯片级逻辑支持模式0时，默认模式首先设定为模式0；否则再看是否支持模式1，若支持则为模式1；若模式0～1都不支持，则默认模式为模式2。

默认电源管理模式值与PWRMODE寄存器的值有关，芯片级逻辑在提供了有效的默认模式后，通过TAP.7控制器的断电保存及上电重存储这样一个电力循环过程来维持PWRMODE寄存器的值。换言之，在芯片级逻辑提供了一个有效的默认模式值后，上电后在不满足该断电模式的条件下，TAP.7控制器在线并可通过STC2命令来设置PWRMODE寄存器的值来改变电源管理模式；在断电前，TAP.7控制器保存该PWRMODE寄存器值，电源管理逻辑将重新设定一个默认模式值。

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2.3 电源控制模型

TAP.7控制器电源控制模型(Power-Control Model)描述了TAP.7控制器存在的4种电源状态及控制状态机[6]。TAP.7控制器电源控制的4个状态分别为：POFF(完全断电)状态、PUP(正在被上电)状态、PON(完全上电)状态及PDWN(正在被断电)状态，而状态间的转换顺序只能是： POFF >> PUP >> PON >> PDWN >> POFF；其中，PON状态又可划分为三个子状态：entry(进入)、operation(操作)、exit(退出)，而且Type-0复位(即电源控制复位)仅在PON状态的操作子状态下处于失效状态，其他状态下均有效。TAP.7控制器电源管理状态进程如图4所示。

图4 TAP.7控制器电源控制状态进程

该TAP.7控制器电源控制模型制约着TAP.7控制器、DTS以及芯片级管理逻辑的行为，使得其能协同工作来实现TAP.7功耗管理。该模型的关键属性描述如下：

1)上电请求只可能发生在POFF状态，即完全断电状态下，并引起POFF状态到PUP状态再到PON状态的状态转换；

2)断电请求只可能发生在Type-0复位无效的PON状态的，并引起PON状态到PDWN状态再到POFF状态的状态转换；

3)发生断电请求后，Type-0复位在PON状态的退出子状态开始生效并保持有效直到退出PON状态的进入子状态；

4)当停留在PON和POFF状态的时间最短(即一旦进入便立刻退出)时，从其中任意一个状态到再次进入该状态所需要的最长的时间应该要少于100 ms(即当图4中的w与z取其最小值时，w+x+y+z≤100 ms)；

6)一个TAP.7电源管理逻辑复位引起的电源控制状态可能在PON或POFF状态；

7)作为一个断电请求的结果，将产生一个连续的Type-3复位(即TAP.7控制器复位)且使STL的测试访问时钟sys_tck保持为逻辑0。

2.4 上电过程与断电过程

上电操作有两种方法：直接上电和探测上电。当TAP.7控制器默认的操作方式为IEEE 1149.1-Compliant(符合IEEE 1149.1标准)、IEEE 1149.1-Compatible(兼容IEEE 1149.1标准)或IEEE 1149.1-Protocol Compatible(兼容IEEE 1149.1协议)时，一步式的上电过程称为“直接上电方式”；当其默认的操作方式为Offline-at-Star-up(离线启动)时，其上电方式称为“探测上电”。其两者的区别就在于当为直接上电时，DTS可直接对连接的TAP.7控制器进行上电与同步；而离线启动方式则需要DTS发送正确的选择序列将其置于在线状态，不然将一直处于非上电状态[7]。TAP.7控制器上电成功后，其状态同步且可访问。DTS可通过读取芯片级逻辑中预置的有效的默认电源管理模式或通过TAP.7命令设置PWRMODE寄存器来设定一种有效的默认模式。直到有断电请求产生才进行断电操作，否则将保持上电状态。

断电过程在上电确认通过后执行，一旦上电确认通过后，TAP.7控制器处于上电状态，同时也会进入“断电启动探测阶段”。在芯片级逻辑允许断电的情况下，TAP.7控制器一旦探测到断电条件符合时，将立刻发送出一个断电请求信号，同时产生一个连续的Type-3复位且保持STL的sys_tck为逻辑0以阻止CLTAPC的同步。另外，Type-0复位在有效的控制器复位初始化后开始生效，并将TAP.7控制器移至于POFF状态，等待下一次上电请求到来。直到下一次上电请求到来并上电成功，否则Type-0复位将一直保持有效状态。

2.5 TAP.7电源管理操作

DTS、芯片级电源管理逻辑、TAP.7控制器共同作用以达到电源控制目的，TAP.7电源管理操作流程如图5所示。

图5 TAP.7电源管理操作

3 电源管理模块的功能验证

该适配器的电源管理模块是由TAP.7控制器电源控制部分和芯片级电源管理逻辑两部分组成。其中，芯片级逻辑模块的功能为：实现电源控制模型，检测DTS的上电请求信号，回应断电请求，支持可选的上电使能与断电使能信号以及默认的电源管理模式设置[6]；TAP.7控制器则当Type-0复位有效时，对芯片级逻辑进行初始化，上电确认，产生断电请求，发生断电请求后产生一个连续的Type-3复位，保持sys_tck信号为逻辑0以阻止CLTAPC状态的前进。于是能通过该电源管理模块实现对TAP.7控制器及STL的电源的控制操作。故该模块的验证主要包括两大部分：一部分是模块实现上电操作过程的功能验证，另一部分是实现断电操作过程的功能验证。

3.1 上电操作过程的实现验证

上电操作过程一般包含上电启动与上电确认两个步骤。仿真波形中，有芯片级的上电使能信号pu_enable、断电使能信号pd_enable、芯片级逻辑产生的Type-0复位信号tp0_rst，用于实现异步电源控制复位、停止信号pd_stop信号用于回应断电请求、power_on为上电成功、comfirm_fail为上电确认信号，直接上电方式操作的仿真波形如图6所示。

图6 直接上电操作过程

如图6所示，T0时刻，对连接到DTS的目标芯片进行异步复位，待其释放后，pu_enable置1，允许上电；T1～ T2时刻，TCK上升沿采样TMS值为逻辑0时，表示上电请求到来并开始上电启动，power_on为1；T3～T4时刻为上电确认时期，检测到以下三种条件均不满足，即测试复位无效(tp1_rst信号不为0)且测试时钟不保持在逻辑1且ADTAPC状态不为TLR(即0000状态)时，则表示上电确认通过；上电成功后，T4时刻的Type0复位失效，于是完成整个上电过程的操作。

3.2 断电操作过程的实现验证

断电操作过程则一般包括断电请求的产生及回应断电请求两个过程。仿真波形中，TAP.7控制器支持上电确认，确认信号为comfirm_fail，产生断电请求pd_request及断电请求回应信号pd_stop及使sys_tck信号保持为逻辑0的门限标志sys_tck_gate。根据芯片级逻辑提供的默认电源管理模式为模式1，断电请求的产生及相应的断电请求过程如图7所示。

图7 断电操作过程

如图7所示，T5～T6时刻，在ADTAPC状态为TLR时，TCK保持逻辑1大于1 ms；达到模式1的断电准则后，T6时刻TAP.7控制器产生一个断电请求；T7时刻为芯片级逻辑回应断电请求(pd_stop为1)，用以产生一个连续的Typ3-3复位且sys_tck_gate有效。直到T8时刻的Type-1复位(引脚测试复位)到来引起tp0_rst信号再次生效，而其他信号均失效，于是TAP.7控制器移入POFF(完全断电)

状态，完成断电操作并等待重新上电请求。

4 结论

本文基于TAP.7适配器的提出，重点对该适配器中的电源管理模块进行了原理分析与设计，并且基于Quartus II及Modelsim平台进行了功能仿真验证。结果证明该电源管理模块能检测DTS的上电启动信号并在进行上电确认后使目标TAP.7控制器成功上电；而在需要断电时可发出断电请求并进行断电离线处理，故该模块能实现对TAP.7控制器及STL的电源的有效控制。文章为在SoC测试过程中降低所产生的额外功耗的实现提供了良好的解决方案。

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[4] 蔡 俊. 基于IEEE 1149.7边界扫描标准的TAP.7适配器研究[D]. 桂林:桂林电子科技大学, 2012.

[5] 徐志磊. 紧凑型JTAG接口的设计与验证[D]. 上海：上海交通大学, 2010.

[6] 李文斌, 周晓亮. TAP.7控制器的电源管理模块研究[J]. 国外电子测量技术, 2013, 32(10):19-21.

[7] 黄文君. 基于IEEE 1149.7边界扫描技术的研究[D].桂林:桂林电子科技大学,2001.

Research of Power Management Technology Based on TAP.7 Adapter

Huang Xin，Ma Shuhua

(School of Electronic Engineering, Guilin University of Electronic Technology, Guilin 541004, China)

IEEE Standard 1149.7 has been released to effectively address new challenges that are arising in the testing process of the system-on-chip, such as multiple TAPCs on a single chip, the dramatic increase in power consumption. Based on IEEE Std 1149.7, TAP.7 adapter was designed and then was used to adapt an existing TAP.1 device to provide TAP.7 interfaces and support TAP.7 test architecture so that this device can be tested by TAP.7 architecture. This paper focuses on the principle of power management technology and how to implement this module within TAP.7 adapter. Finally, the functional module is simulated and validated based on Quartus II and Modelsim. The results indicate that this power management functional module works out in controlling TAP.7 controller power.

power consumption；TAP.7 adapter；power management

2017-02-20；

2017-03-07。

广西自动检测技术与仪器重点实验室主任基金项目(YQ14105)。

黄 新(1978-)，男，副教授，主要从事可测性设计及故障诊断、计算机辅助测试方向的研究。

1671-4598(2017)08-0195-04

10.16526/j.cnki.11-4762/tp.2017.08.050

TN401

A