JESD204B协议中发送端同步电路设计与实现

欧阳靖，姚亚峰，霍兴华，谭宇

(中国地质大学机械与电子信息学院，武汉430074)

JESD204B协议中发送端同步电路设计与实现

欧阳靖，姚亚峰*，霍兴华，谭宇

(中国地质大学机械与电子信息学院，武汉430074)

作为JEDEC最新的AD/DA采样数据传输协议，JESD204B协议新增了对多通道串行传输的同步支持。为了确保多通道同步传输的准确性，发送端同步电路采用Verilog HDL设计并实现了协议规定的码群同步，初始通道对齐与的同步字节替换等功能。Modelsim仿真结果验证了发送端同步电路符合协议要求，Design Complier(0.18μm工艺库)综合结果表明电路在数据传输阶段的处理频率达到255.03 MHz，可应用于JESD204B高速串行接口电路设计中。

电路设计;JESD204B同步电路;Verilog HDL设计;SerDes接口

作为业界最新的串行传输协议，JESD204B［1］单通道的数据传输速率达到了12.5 Gbit/s，显著提升了数据转换器(ADC/DAC)与逻辑设备(ASIC/ FPGA)间的数据吞吐率。

在多通道传输中，字节边界同步与多通道间对齐是传输初始化的必然过程，JESD204B协议分别规定了码群同步和初始通道对齐完成这两个过程;同时协议规定在用户数据传输过程中采用同步字节替换监测链路同步状态，并在错误时进行重新同步［2］。JESD204B发送端在上述同步过程中，发送特殊的同步字节，通过接收端反馈的SYNC信号进行传输同步状态的判断与转换，从而在发送端与接收端间建立正确的传输通道，提高传输的准确性［3］。

JESD204B作为最新的高速串行传输协议，在国内缺乏其原理和实现的相关技术文献，因此文中所述原理与方案对JESD204B接口发送端电路设计具有一定的参考价值。

1 协议原理

如图1所示，JESD204B协议规定发送端共有3个状态，依次为CGS、ILAS、DATA。

图1 JESD204B发送状态机

1.1 CGS状态

CGS全称码群同步(Code Group Synchronization)。当系统发生复位或重同步时，接收端将sync置0，系统进入CGS状态［4］。在此状态下，发送端将持续发送K28.5字节(10111100)，接收端将利用K28.5的比特序对无序的串行比特流进行定界，恢复出正确的字节(octet)，如图2所示。

图2 CGS过程数据传输

CGS状态跳转ILAS状态需要同时满足3点要求:

(1)接收端恢复出正确的比特序时，会将sync置1，发送端检测到该信号。

(2)发送端在CGS过程中发送不少于(F+9)个K28.5字节，其中F为每帧中的字节数目。

(3)发送端本地多帧时钟(Local Multi-Frame Clock，LMFC)上升沿到来。

1.2 ILAS状态

全称初始通道对齐(Initial Lane Alignment Sequence)。当系统完成CGS过程，接收端已经从比特流中定界了字节，此时发送端将进入ILAS状态，发送由4个多帧(Multi-frame)组成的ILAS序列［5］，如图3所示。

其中R为K28.0字节(00011100)，用于标示一个多帧的开始;A为K28.2字节(01111100)，用于标示一个多帧的结束;Q为K28.4字节(10011100)，用于标示配置数据传输的开始;C为配置数据，共由14个字节组成，这些配置数据由用户在初始化时写入配置寄存器中，用于自定义JESD204B系统的工作模式;D为由00000001开始递增字节，用于填充多帧，并无实际意义。

接收端收到ILAS序列后，采用的弹性缓冲器(Elastic Buffer)完成通道间的对齐。如图4所示，其中K为CGS过程发送的K28.5字节，由于各个通道延时不同，因此ILAS过程开始的时间也并不一致。接收端在收到ILAS的第1个R(K28.0)时，开始进行缓存，直到最后一个通道的R被收到时，即最大延时通道能够进行ILAS过程时，开始对所有通道缓存数据进行释放。通过这样的处理，统一了每个通道的延迟，实现了通道间的同步。

图3 ILAS序列

图4 多通道对齐

在ILAS状态下，若接收端检测到错误，会将sync信号置0，发送端会返回CGS状态。

ILAS状态跳转DATA状态需要同时满足两点要求:(1)ILAS过程完成4个多帧发送。(2)sync信号被置1。

1.3 DATA状态

全称用户数据发送状态。当系统完成了CGS与ILAS两个过程的同步后，传输层会将缓存的用户数据释放至数据链路层进行正常的数据发送［6］。数据首先进行扰码，此后需要进行同步字节替换，其替换规则如图5所示。

接收端在收到这些同步字节时，将进行正确性判断，并将字节进行还原处理［7］。若接收端检测到错误达到一定数量则通过Sync信号反馈发送端进行重新同步，重新进行CGS过程，以提高传输的准确性。

2 设计实现

根据JESD204B协议规定，基于状态控制与数据处理分离的原则，对发送同步电路进行了功能划分与具体设计，其结构如图6所示，包括:

(1)状态控制:发送状态机(Transmitter State Machine)。

(2)数据处理:码群同步模块(CGS)、初始通道对齐模块(ILAS)、用户数据模块(DATA)，多路选择模块(Mux)。

(3)辅助模块:首尾识别模块(Head Tail Identify)。

图6 发送同步电路结构

2.1 发送状态机

(1)模块功能:进行CGS、ILAS、DATA状态的相互转换，完成发送端状态控制。

(2)端口定义:如表1所示。

(3)实现分析:整体采用三段式状态机结构，根据输入的Sync、CGS_end、ILAS_end信号进行状态切换，输出为各状态模块的使能信号，用于控制CGS、ILAS与DATA 3个模块的工作状态。

表1 发送状态机端口

2.2 CGS模块

(1)模块功能:进行CGS状态下的数据发送，判断并反馈CGS过程的完成情况。

(2)端口定义:如表2所示。

表2 CGS模块端口

(3)实现分析:使能情况下CGS_out输出K28.5，CGS_out_k输出。通过计数器统计发送的K28.5数目。当同时满足Sync被置1、计数统计大于等于(F+9)、Multiframe_tail指示当前为多帧最后一个字节时，将CGS_end信号置1，反馈至状态机。

2.3 ILAS模块

(1)模块功能:进行ILAS状态下的数据发送，判断并反馈ILAS过程的完成情况。

(2)端口定义:如表3所示。

表3 ILAS模块端口

(3)实现方法:在使能情况下输出4个特定结构的多帧，采用Multiframe_head与Multiframe_tail指示多帧首尾部，ILAS_out分别输出相应的K28.0与K28.3，ILAS_out_k输出1，同时对Multiframe_ head与Multiframe_tail进行计数;当Multiframe_head计数为2时，第2个多帧已经完成了首部K28.0的发送，此后ILAS_out依次输出K28.4与13个字节的配置参数，ILAS_out_k输出K28.4的控制字指示;多帧中剩余部分采用8'b0000 0000～8'b1111 1111递增填充;当Multiframe_tail计数为4时，标志着完成第4个多帧的发送，将ILAS_end置1，反馈至发送状态机，指示其进入DATA状态。

2.4 DATA模块

(1)模块功能进行DATA状态下数据发送过程中的同步字节替换。

(2)端口定义如表4所示。

表4 DATA模块端口

(3)实现分析在使能情况下根据协议原理进行替换，需要区分扰码开启与扰码关闭的情况下的处理差异，替换思路及DATA_out与DATA_out_k如图7伪代码所示。在未使能情况下，模块输出全0。

2.5 首尾识别与多路选择模块

首尾识别模块采用计数器方式实现。根据计数数量与配置参数K_cfg(每个多帧中的帧数目)、F_ cfg(每个帧中的字节数目)的对比判断，输出帧尾字节、多帧尾字节、多帧首字节的指示信号。

多路选择模块根据发送状态机的使能信号，对各模块输出数据与数据控制字指示信号进行选择，统一输出。这些输出数据经过8B/10B编码器的编码，即可发送到物理层进行串并转换，发送至接收端。

3 仿真与综合

3.1 仿真结果

本设计采用Modelsim进行仿真，其中Tx_out为发送端同步电路输出的数据，Tx_out_k为数据对应的控制字指示。模拟时取F_cfg=3，K_cfg=2，即1帧包含3个字节，1个多帧包含2个帧。如图8所示，发送端同步电路在初始化时进入CGS状态，输出K28.5。当本地多帧时钟上升沿来临时，sync信号已置1且发送的K28.5的数量为19＞F_cfg+9= 12，满足跳转条件进入ILAS状态。

图7 DATA模块伪代码

图8 CGS状态仿真图

如图9、图10所示，发送端同步电路进入ILAS状态，输出特定的多帧序列。多帧首部和尾部分别被替换为K28.0与K28.3，第2个多帧的第2个字节被替换为K28.4，此后输出链路配置参数(仿真时配置为全1)，剩余部分采用递增的字节进行填充。

图9 ILAS状态仿真图(第1个多帧)

图10 ILAS状态仿真图(第2个多帧)

如图11、图12所示，发送端同步电路在发送完ILAS序列后进入DATA状态，输出用户数据(仿真时配置为全1)。此处取SCR=0，即关闭扰码，用户数据在帧尾和多帧尾根据相应规则被分别替换为K28.7与K28.3。

仿真结果表明，发送端同步电路在功能上符合协议的要求，在各个状态的跳转和对应的输出处理上是正确的。

图11 DATA状态下帧尾替换

图12 DATA状态下多帧尾替换

3.2 综合结果

发送端同步电路在Synopsys Design Compiler环境下采用SMIC180工艺库进行了综合，使用了基础约束条件和导线模式［8］，综合结果如表5所示。

表5 同步电路综合结果

综合结果表明该电路0.18μm工艺库的环境下，可在正常数据传输阶段(DATA状态)达到

255.03 MHz的传输速率，对数据的处理性能满足协议要求。

4 总结

JESD204B发送端同步电路基于JESD204B协议中状态控制与链路同步的原理细节，采用控制处理与数据处理分离的结构进行设计，通过Verilog HDL进行了实现。Modelsim仿真结果表明电路逻辑功的的正确性，Design Compiler综合结果表明电路性能达到了协议要求，对JESD204B接口发送端电路设计具有一定的参考价值。

［1］JEDEC Technology Association.Serial Interface for Data Converters JESD204B［S］.JEDEC，2011:1-78.

［2］Del Jones.JESD204B Data Link Layer［R］.Analog Devices，2013:11-12.

［3］Del Jones.JESD204B Transport Layer［R］.Analog Devices，2013: 7-10.

［4］Analog Devices.Quad，16-Bit，2.8 GSPS［R］.AD9144 Data Sheet，2012:15-27.

［5］张峰，王战江.基于JESD204协议的AD采样数据高速串行传输［J］.电讯技术，2014(9):31-33.

［6］Tuite Don.JESD204B Converters Simplify ASIC Interfacing［J］.E-lectronic Design，2012(15):21-23.

［7］霍兴华，姚亚峰，贾茜茜.JESD204B接口协议中的8B10B编码器设计［J］.电子器件，2015(10):12-25.

［8］施根勇，黄世震.高速SPI接口在OSD中的应用［J］.电子器件，2012(2):20-23.

欧阳靖(1989-)，男，硕士研究生，研究方向为高速SerDes接口电路设计、VLSI设计等，775355300@qq.com;

姚亚峰(1970-)，男，博士，副教授，研究方向为通信系统设计，VLSI设计等，787458282@qq.com;

霍兴华(1991-)，男，硕士研究生，研究方向为数字信号处理、数字电路设计等，906030228@qq.com;

谭宇(1987-)，男，硕士研究生，研究方向为高速SerDes接口电路设计等，857191795@qq.com。

Implementation and Design of Transm itter Synchronization Circuit Based on JESD204B Standard

OUYANG Jing，YAO Yafeng*，HUO Xinghua，TAN Yu

(Faculty of Mechanical and Electronic Information，CUG，Wuhan 430074，China)

As the latest version of AD/DA sampled data transmission standard that proposed by JEDEC，JESD204B added the support for the synchronous serial transmission through multi-link.In order to ensure the accuracy of multi-link synchronous transmission，transmission synchronization circuit was designed by Verilog HDL and implemented the specified functions of the standard，which is CGS，ILAS and Sync Octet Replacement.The simulation result of Modelsim verified that the transmission circuit consistent with requirements of the protocol.The synthesis result of Design Complier(0.18μm process library)showed that the circuit can reach the 255.03 MHz processing frequency during the data transmission，according towhich it is able to apply in the circuit design of JESD204B high speed interface.

circuit design;JESD204B synchronization circuit;Verilog HDL design;SerDes interface

C:1200

10.3969/j.issn.1005－9490.2017.01.023

TN46

:A

:1005－9490(2017)01－0118－07

2016-02-02修改日期:2016-03-28