基于OMAP-L138的接口传输设计与实现

肖玉娟，李洋洋，廖世文

（广州海格通信集团股份有限公司，广州 510663）

基于OMAP-L138的接口传输设计与实现

肖玉娟，李洋洋，廖世文

（广州海格通信集团股份有限公司，广州 510663）

介绍基带处理中使用的DSP(OMAP-L138)和FPGA的两个接口设计。EMIFA时序参数灵活，使用方便，应用广泛；UPP接口则应用于高速数据传输场合。这对C6000系列接口设计和应用具有普遍意义。

EMIFA；UPP；FIFO

0 引言

FPGA可用做DSP协处理器，或充当高速数据处理器件或高速数据桥接器件。由于EMIFA具有灵活的时序参数，只需要极少的FPGA逻辑，在这种情况下，只需最低限度的设计工作，使用标准FIFO就可以达到目的，所以Texas Instruments DSP平台[1]中的外部存储器接口（EMIFA）被广泛用做连接到FPGA的接口。若对于宽带信号的高速数据交互，则需要采用更高速率的UPP接口[2]。本文主要介绍这两种接口设计及应用。

图1 PLL0内部主要结构

1 EMIFA接口设计实现

OMAPL138 EMIFA上的数据总线可以是16位宽，也可以是8位宽。OMAPL138晶振输入24MHz，经过25倍的PLL乘法器后的频率为600MHz。选择DIV4.5分频得到133.33MHz的EMIFA输入时钟源。产生EMIFA时钟源的PLL0频率配置如图1所示。对于OMAPL138来说需要将片选、输出时钟、地址线、数据线、读使能、写使能等有关复用管脚设置为EMIFA的对应功能管脚，其次将EMIFA模块的电源控制打开，最后配置如图2所示的异步CSn配置寄存器（CEnCFG）对应支持CS2、CS3、CS4和CS5这四个存储器空间。

图2 异步CSn配置寄存器（CEnCFG）

本设计使用了如图3所示的双口RAM的机制，默认读写的存储深度为2000个16bit的数据。帧格式为：帧头标志+帧长度+数据的格式。其中帧头0x5555表示，0xAAAA表示。DSP下发数据到FPGA：由DSP这边组帧发到FPGA端，当DSP把数据写到W_RAM中后，更新帧头标志为0xAAAA，地址0x0000,一旦FPGA监测到帧头为0xAAAA，接着开始读取W_RAM的数据，否则跳转到上报数据状态。FPGA读完数据后，更新帧头标志位0x5555，表示上一帧数据已经读取完毕。FPGA上报数据到DSP：由FPGA这边组帧上报到DSP端，当FPGA把数据写到R_RAM中后，更新帧头标志为0xAAAA,并发中断，通知DSP读走数据，DSP读完数据后，更新该帧头标志为0x5555,以便FPGA在上报下一帧数据的时候，通过检测该标志。图4所示为写操作，EMIFA的异步CSn配置寄存器（CEnCFG）的设置方式使得当EMA_CS[n]为有效之后2个时钟周期，异步写使能（EMA_WE）成为有效，EMIFA给出数据。图5所示为读操作，CEnCFG寄存器设置为具有2个时钟周期的建立延迟，3个带选通脉冲的时钟周期，2个保持周期终结一个读操作。

2 UPP接口设计实现

通用并行端口UPP是一种多通道、高速并行接口，专为实现高速数据传输而设计。UPP模块的设计有以下几个优点：基于DMA的数据传输，在降低了CPU使用率的同时也节省了程序运行时间；两个独立的DMA为模块本身私有，减少了对系统DMA资源的占用；控制信号较为简单，简化了与外部设备传输控制的步骤，降低了控制出错几率。UPP模块包含一个DMA控制器，实现对两个独立数据通道的控制。DMA与系统存储器之间数据交换位宽采用64bit设计，较普通访问模式，DMA则具有很明显的访问速度优势。每个DMA通道对应着一个独立的物理通道，并且每个物理通道均可以配置成接收通道或者发送通道。两个物理通道均最大支持16bit和最小8bit位宽的数据传输，满足不同外设不同数据位宽传输的需求。UPP每个通道的只有很少的控制信号：START、ENABLE、CLOCK以及WAIT四个控制信号[3]。UPP支持两种数据率传输方式：单倍数据率（Single Data Rate）即单时钟沿传输数据，和双倍数据率（Double Data Rate）即双时钟沿传输数据。通过CLOCK信号就设定UPP传输的速率，对于发送模式时钟由OMAP-L138内部的PLL经过分频产生，支持75.00MHz～4.69MHz范围内的配置，支持150.00MB/s～4.69MB/s数据传输要求；对于接收模式则需由外部数据发送设备提供，但最大不得超过150MHz。

图3 基于FIFO的EMIFA设计

项目中采用的是收发双信道模式，信道A发，信道B收，收发都是单时钟沿传输、8比特接口，忽略WAIT信号，START和ENABLE都是高电平有效，信号时序如图6所示。发送的启动是由FPGA控制发起，FPGA通过GPIO给DSP发8KHz的中断，每来一个中断后DSP判决发送数据；接收则直接利用UPP接收完成中断来检测DMA通道是否接收完数据，为了提高运行效率，其他中断不响应，响应接收完成中断后立即清中断。发送时钟分频器CLKDIVA设置为5，由PLL1送来的发送时钟为132MHz，因此经过分频器后的发送引脚时钟为（132/2）/（5+1）Mhz即11MHz。

图4 异步写入周期时域波形

图5 异步读取周期时域波形

图6 UPP单时钟沿传输信号时序图

3 结语

在本文的项目中，与FPGA控制信息主要通过EMIFA通信来，因其对速率要求不高，但是对准确性有较高的要求。相对低速下的设计，完全可以满足开发的需求。大量数据的收发则通过UPP完成。

[1]Texas Instrument Inc..OMAP-L138 technical referencemanual[Z].2009.

[2]TMS320C674X/OMAP-L1x Processor Universal Parallel Port（uPP）User’s Guide.June 2012.

[3]胡志国，范祝军，何海菠.基于OMAP-L138的UPP接口的图像数据实时传输的实现.自动化与仪器仪表,2013（03）:149-150。

Design and Im p lem entation of Interface Transm ission Based on OMAP-L138

XIAO Yu-juan，LIYang-yang，LIAO Shi-wen

（Guangzhou HAIGE Communication Group Incorporated Company,Guangzhou 510663）

Introduces the two interfaces of DSP(OMAP-L138)and FPGA used in baseband processing.EMIFA timing parameters are flexible,easy to use,widely used;UPP interface is used in high-speed data transmission applications.This is of universal significance for the design and application of c6000 series interface.

EMIFA;UPP;FIFO

1007-1423（2017）12-0081-04

10.3969/j.issn.1007-1423.2017.12.021

肖玉娟（1986-），女，江西吉安人，硕士研究生，助理工程师，从事领域为卫星通信数字信号处理

2017-02-14

2017-04-12

李洋洋（1987-），男，河南漯河人，硕士研究生，工程师，从事领域为移动通信技术

廖世文（1985-），男，广西柳州人，硕士研究生，工程师，从事领域为卫星通信数字信号处理