基于字线负偏压技术的低功耗SRAM设计

冯 李，张立军，郑坚斌，王 林，李有忠，张振鹏

（1.苏州大学 江苏 苏州215000 2.苏州兆芯半导体科技有限公司 江苏苏州215000）

基于字线负偏压技术的低功耗SRAM设计

冯 李1，张立军1，郑坚斌2，王 林2，李有忠1，张振鹏1

（1.苏州大学 江苏 苏州215000 2.苏州兆芯半导体科技有限公司 江苏苏州215000）

随着工艺节点的进步，SRAM中静态功耗占整个功耗的比例越来越大，纳米尺度的IC设计中，漏电流是一个关键问题。为了降低SRAM静态功耗，本文提出一种字线负偏压技术，并根据不同的工艺角，给出最合适的负偏压大小，使得SRAM漏电流得到最大程度的降低。仿真结果表明，SMIC 40nm工艺下，和未采用字线负偏压技术的6管SRAM存储单元相比，该技术在典型工艺角下漏电流降低11.8%，在慢速工艺角下漏电流降低能到达29.1%。

静态功耗；低功耗；SRAM；字线负偏压

长期以来，国内外科研工作者一直都在致力于研究功耗更低、速度更快的SRAM，以实现更高性能的SOC。集成度的提高和电路性能的提升使得单位面积芯片的功耗不断上升，从而使功耗成为重要的设计约束条件。近年来，智能手机、平板电脑、数码相机等便携式设备的流行，对SRAM的功耗提出了更高的要求，对于使用电池作为电源的产品，高功耗会大大降低电池的使用寿命并造成封装和冷却成本的增加。

SRAM的功耗包括动态功耗和静态功耗。工艺每前进一个节点，MOSFET漏电流大约增加5倍。器件特征尺寸的减少，使得静态功耗在电路总功耗中所占比例越来越大，同时也必然引起静态泄漏电流的增加[1]。据统计，在90 nm工艺下，IC漏电流功耗大约占整个功耗的1/3，在65 nm工艺下，IC漏电流功耗已经占总功耗的一半以上。

目前，业内已提出多种降低SRAM静态功耗的方法[2-12]。文中提出一种新的降低SRAM静态功耗的方法：字线负偏压技术，但是由于负偏压的大小对MOSFET中各漏电流的影响是不同的，如何寻找最合适的负偏压，使得SRAM静态功耗最小，是该技术实现的关键。为了实现该技术，本文给出了新的字线产生电路，而且在SMIC 40 nm工艺下，给出了不同工艺角下最优的字线负偏压。

1 字线负偏压的原理

一个MOSFET存在多种漏电流：亚阈值漏电流，栅漏电流，PN结漏电流，栅致漏极泄漏GIDL电流，耗尽层结穿通电流。MOS管在不同状态时的主要构成电流是不同的，当管子处于关态或等待状态时，GIDL电流占主导地位。

所谓GIDL电流即是栅致漏极泄漏电流，是由于工艺限制产生的电流，MOSEFET栅极和漏极之间会不可避免的存在相互交叠的区域，GIDL电流就发生在栅漏交叠区这一重要区域。当漏极栅极之间电压很大时，交叠区界面附近硅中电子在价带和导带之间发生带带隧穿，从而形成GIDL电流。随着器件尺寸缩小，器件源极漏极以及衬底的浓度越来越大，栅氧化层越来越薄，导致GIDL电流急剧增加[13]，使得GIDL电流成为器件静态功耗中不可忽略的一部分。

亚阈值漏电流表达式如公式（1）所示，其中K1和n是实验相关的系数，W代表栅极宽度，V代表热电压，室温下是25 mV，由公式（1）可知，通过增加阈值电压，可以达到降低亚阈值漏电流的目的。对于NMOSFET来说，可以通过在栅极加负压的方式增加阈值电压，而对于PMOSFET可以采用在栅极加高于VDD的电压来降低漏电流，但是这一方法同时也会导致GIDL电流增加。

为了验证这一理论，我们以6管SRAM的两个传输管为原型做了仿真，当SRAM处于数据保持状态时，其中一个传输管的漏极和源极分别接高电平和低电平，另一个传输管的源极和漏极都为高电平。表格1是电压1.1 V、典型工艺角TNTP、温度25℃下，NMOSFET栅极电压分别为0 V和-0.1 V仿真得到的衬底电流Isub和亚阈值漏电流Is的数据。由表格1的方针数据可知，在NMOSFET栅极加-0.1 V的负压后，若源极漏极压差为0时，NMOSFET漏电流是增加的，因为此时NMOSFET的漏电流主要是GIDL电流，而GIDL电流随着栅极负偏压的增加而增加；若源极漏极压差为VDD时，此时NMOSFET的漏电流的主要构成部分同时包括亚阈值漏电流和GIDL电流，加上栅极负偏压之后，亚阈值漏电流降低，GIDL电流增加，但总的漏电流与原来相比有所降低。该实验说明了字线负偏压技术的可行性，为我们提出的字线负偏压技术提供了理论支持。

表1 NMOSFET在栅极负偏压下的漏电流

2 6管存储单元漏电流分析

SRAM存储单元有多种结构，最常见的是6T存储单元，结构如图1所示。6T存储单元由两个传输管AL、AR，两个负载管PL、PR和两个驱动管NL、NR构成，其中PL、NL和PR、NR分别组成两个交叉耦合的反相器，首尾相连形成锁存器，将数据保存在存储节点Q和QB。SRAM支持三种基本的操作：数据保持、数据读出和数据写入[14]。在对存储器进行读写操作时，两传输管起到开关作用，使得存储单元与外围电路连接或者断开。读操作时，WL为高电平，两传输管打开，存储单元的存储信息传递到位线BL和BLB，外围电路通过BL和BLB读取存储单元的信息；写操作时，BL和BLB连接外围电路的输入端，通过传输管，将数据写入存储单元。

图1 6T存储单元待机状态漏电流示意图

当6T存储单元处于数据保持状态时，WL为低电平，BL和BLB被预充到高电平。假设Q点存储低电平“0”，QB点存储高电平“1”，则6T存储单元各个MOSFET的漏电流如图1所示，虚线表示的是亚阈值电流，细实线表示栅极泄漏电流，粗实线表示衬底电流。衬底电流包括栅极漏电流、GIDL电流以及反向PN节漏电流，当管子处于关态时，GIDL电流是构成衬底电流的最主要部分。

由前面对NMOSFET的分析可知，对于存高电平“1”的节点QB来说，由于传输管源极漏极电压均为高电平，则漏电流主要是衬底电流，传输管漏电流随WL上负电压的增加而增加。对于存低电平“0”的节点Q来说，由于传输管源极漏极一个为高电平一个为低电平，漏电流主要是由MOS管源极和漏极之间的压差引起的亚阈值漏电流，随WL上负电压的增加而减小。但是由于栅上加负电压，漏上加正电压，因此电场方向从漏指向栅，在交叠区界面附近这一强电场作用下，此处硅中的能带向上强烈弯曲，电子隧穿过禁带从而产生GIDL隧穿电流。因此随着WL上负电压的增加，漏电流的走向会出现转折点，当亚阈值漏电流占主导地位时，漏电流随WL负电压得增加而减小，当GIDL电流成为漏电流的主要构成部分时，则会随WL上负电压的增加而增加。

3 字线负偏压技术的实现

由表1可知，MOSFET栅极加-0.1V的电压后，亚阈值漏电流降低，GIDL电流增加，但总的漏电流是降低的。本文提出的字线负偏压技术就是基于此结论，当SRAM存储单元处于数据保持状态时，WL电压不是通常情况下的电压0，而是给一个负偏压Vbias，通过该技术来降低SRAM的静态功耗。本文旨在通过降低字线电压为负偏压来降低亚阈值漏电流，从而降低6管SRAM的静态功耗。但是字线电压降低之后，当栅极电压小于0时，并且漏极加工作电压时，它会在交叠区下面的漏极上积累耗尽原来的N-Si，而导致漏极的强电场加在了这个耗尽区里面产生辅助陷阱的载流子复合，其过程为先从价带到陷阱，再从陷阱到导带的过程（如果电场够强，则不需要陷阱也可以直接隧穿过去）。也就是传说中经典的带带隧穿，即形成了GIDL电流，而GIDL电流随栅极负电压的增加而增加，与亚阈值漏电流形成竞争关系。

由此可见静态功耗并不一定随着栅极负偏压变大而变得更小。当带带隧穿因素占据主要地位时，静态功耗就会变大[15]，因此必须在其中取得折中，选取合适的栅极负偏压，只有这样，才能最大程度减小静态功耗。因此设置Vbias的大小、更好的权衡亚阈值漏电流和GIDL电流对漏电流的影响是字线负偏压技术的关键。

图2是6管存储单元在1.1 V TNTP25℃时漏电流的仿真结果，其中（a）为不同WL电压下的存储单元漏电流，（b）为不同WL电压下的BL漏电流，（c）为不同WL电压下的BLB漏电流。由结果可知，存储单元漏电流变化图随WL电压变化而呈倒驼峰状，当WL电压取-0.1 V时，使得存储单元漏电流最小，即静态功耗最小。由仿真结果可知，当WL电压取-0.1 V时，SRAM在数据保持状态时的漏电流为62.785 pA，而WL为0 V时6管SRAM存储单元的漏电流是71.215 pA，因此若WL电压设为-0.1 V，则能够使得存储单元静态功耗降低11.8%。同时由（b）和（c）图可验证GIDL电流和亚阈值电流相互竞争的关系，说明了（a）图呈现倒驼峰的原因。由于两传输管源漏极的电压不同，所以漏电流随栅极电压变化的趋势也是不同的[16]。对BLB一侧的传输管来说，漏电流主要是亚阈值电流，由前面分析可知，亚阈值电流随着WL负压的增加而减小，当WL电压持续降低时，GIDL电流成为漏电流的主要构成部分，因此BLB电压先减小后增加，如图2（c）所示；BL一侧传输管的漏电流主要是GIDL电流，随着WL负压的增加而增加，如图2（b）所示。

图2 不同字线电压下各漏电流

4 仿真结果

图3（a）左侧波形为没有采用字线负偏压技术的WL电压，右侧波形是采用该技术的WL电压，即原来的WL低电平不再是传统意义上的“0”电平，而是更低的负电压Vbias。为了实现该技术，我们设计了新的字线产生电路，电路结构如图3（b）所示，在原来电路的基础上增添了新的开关电路，使得新产生的字线电压能够运用本文提出的字线负偏压技术。电路原理如下：当WL_OLD为高电平“VDD”时，WL_NEW与WL_OLD的值相同，都为VDD，即存储单元的读写操作与之前一致；当WL_OLD为低电平“0”时，WL_NEW与Vbias的值一致，保证当存储单元处于数据保持状态时，运用本文提出的字线负偏压技术，达到降低功耗的目的。该电路使得SRAM在数据保持状态时的字线电压为Vbias，而在读写操作时的电压为VDD。

图3 带负偏压的字线产生电路

最优字线负偏压的大小不仅与工艺有关，还会因工艺角（P）、供电电压（V）、温度（T）的不同而呈现不同的结果，因此我们对不同PVT下的6管存储单元在数据保持状态时的漏电流做了仿真[17]。表2给出了采用SMIC 40nm工艺且不同PVT情况下的最优字线负偏压，并且给出了采用该技术前后6管SRAM存储单元的静态功耗对比。由结果可知，采用了字线负偏压技术之后，在典型工艺角TNTP85℃下，存储单元的静态功耗降低了11.8%；在快速工艺角 FNFP125℃下，存储单元的静态功耗降低了23.4%；在慢速工艺角SNSP125℃下，存储单元的静态功耗降低了29.1%。

表2 不同PVT下的最优字线负偏压

5 结 论

基于SMIC 40 nm的工艺，本文提出了字线负偏压技术，该技术通过降低6管SRAM存储单元在数据保持状态时的字线电压，达到降低漏电流的目的，从而实现降低存储单元的静态功耗。并且考虑到不同工艺、电压、温度情况下的最优字线负偏压值是不同的，因此我们对6管SRAM存储单元在不同PVT下的漏电流做了仿真，给出了不同PVT下的最优负偏压值。通过使用该技术，存储单元在典型工艺角下漏电流降低 11.8%，快速工艺角下漏电流降低23.4%，慢速工艺角下漏电流降低29.1%。

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Design of low power SRAM based on a negative word line technique

FENG Li1，ZHANG Li-jun1，ZHENG Jian-bin2，WANG Lin2，LI You-zhong1，ZHANG Zhen-peng1
（1.SooChowUniversity，Suzhou215000，China；2.MegacoresTechnolgyCompanyLimited，Suzhou215000，China）

With the development of semiconductor manufacturing technology，SRAM static power consumption in the proportion of the total power consumption is more and more serious.Leakage is a key issue in the nanoscale IC design.In order to reduce the static power consumption of SRAM，this paper proposes a negative word line technique，and gives the most appropriate negative bias voltage under different corners，which can lead to a maximum decrease of cell leakage.The simulation results show that under the SMIC 40 nm process，the technology can reduce 11.8%in the typical corner，and 29.1%in SNSP corner，comparing 6T-SRAM without this technology.

static power consumption；low power；SRAM；negative word line

TN432

：A

：1674-6236（2017）08-0115-04

2016-06-26稿件编号：201606200

国家自然科学基金项目（61272105；61076102）

冯 李（1992—），女，安徽宿州人，硕士。研究方向：低功耗SRAM。