基于FPGA的TIADC并行采样系统设计

简 磊，陈莹莹

（四川大学锦江学院，四川眉山，620860）

基于FPGA的TIADC并行采样系统设计

简 磊，陈莹莹

（四川大学锦江学院，四川眉山，620860）

介绍一种基于多片ADC的时间交替并行采样设计方法以及在FPGA平台上的实现。着重阐述TIADC并行采样的增益误差、时间误差校正算法及实现。实验结果表明，TIADC并行数据采集系统的结构设计和预处理算法，能较好抑制因相位偏移、时钟抖动等造成的非均匀误差。

TIADC并行采样技术；时间非均匀误差；Farrow结构；AD9224；FPGA

0 引言

为适应现代测试的需求，对复杂、宽带信号进行快速、精确的采集，要求测试仪器同时具有高采样速率和高采样精度。但受ADC模数变换芯片发展水平的限制，现有的单片ADC已不能同时满足这样的要求。用多片 ADC 时间交替（Time-interleaved ADC, TIADC）并行采样技术是提高系统采样速率和采样精度的一种有效方法。

1 基本理论

TIADC并行采样技术可分为时分多路并行采样和频分多路并行采样两种方式。时分多路并行采样原理是采用多片低采样速率的ADC进行并行采样，经过数据处理实现高的采样速率。图1为TIADC并行采样系统的工作原理图。

图1 TIADC并行采样系统工作原理图

各通道ADC并行逐次采样，采样数据经排序合并之后，可达到单通道ADC采样速率的M倍效果，即使得采样系统同时实现高采样速率和高采样精度的要求。

1.1 TIADC并行采样引起的非均匀误差及校正

在实际应用中，各路ADC的不一致性会引入非均匀误差，使得被采样信号很难无失真地恢复。这就需要对系统的非均匀误差进行校正。TIADC并行采集系统中非均匀误差主要有时间误差、增益误差和偏置误差三种，带来的后果是导致采样信号波形的失真。时间误差是由时钟抖动或者电路布局布线等原因造成时钟到达每片ADC的时刻不能完全相同产生的。增益误差是由于ADC芯片增益或者信号调理通道增益不一致导致的。偏置误差：系统中各路ADC的对地基准电平不一样而引起的。

设TIADC并行釆集系统k通道同时存在三种误差，则釆样序列为：

式中gk是增益误差、ok是偏置误差、∆tk是时间误差。对应的采样序列频谱为：

从（2）式中可以看到，要从非均匀采样信号恢复均匀采样信号的频谱，应先从每路ADC的采样序列xk(n)中减去偏置误差ok，根据gk做增益误差校正，然后通过每路通道对应的全通滤波器进行时间误差校正。其校正公式：

在本设计中各路ADC芯片采用同一基准电压即可以忽略偏置误差。增益误差可通过DFT变换来校准。以第一路ADC通道的增益g0为校正的起始标准，则第k路通道的相对增益误差为，得到经过增益误差校正的输出信号为：

本设计采用一种基于Farrow结构的FIR分数时延滤波器来校正时间误差。该结构使可变时间延迟因子与用多个并行的子滤波器相乘，从而逼近FD滤波器的理想响应[2]。FD滤波器是通过数字滤波的方法重构采样序列，实现信号的分数时延。

首先根据分数时延滤波器设计方法设计出不同的分数时延rk对应的一组滤波器系数；然后用多项式来近似所求得滤波器系数，得到相应的多项式的系数。例如：假设用N阶FIR滤波器逼近h(n,d)，即传输函数为：

利用N阶多项式逼近每个滤波器的系数，即：

即将z−n按泰勒级数展开后取前p 项，其中Cm(z),m=0,1,⋅⋅⋅,p−1是Farrow结构中各子滤波器的传输函数。据此可得如图2所示Farrow结构的分数时延滤波器结构图。

图2 分数时延滤波器结构图

图3 ADC电路

图4 分数时延滤波器设计原理图

2 系统设计

2.1信号调理及ADC电路

采用VCA810设计前级放大电路，通过密封式滑动变阻器R8实现输出电压控制动态范围从-40dB到40dB。设计采用两片12位的AD9226设计ADC通道电路，通过FPGA核心模块板来完成对双路AD转换的时序控制、数据的实时处理。

2.2分数时延滤波器

Design and Implementation of Parallel Acquisition System Based on TIADC and FPGA

Jian Lei, Chen Yingying
（Jinjiang College, Sichuan University, Meshan Sichuan,620860）

The design method of a acquisition system based on multi-chip ADC times-interleaved parallel sampling technology and its realization on FPGA platform are introduced. The time non-uniform error and gain non-uniform error correction algorithm of time-interleaved parallel sampling system, and the realization of correction algorithm in hardware are emphasized. Test results indicate that the structural design of the time-interleaved parallel sampling system and the error correction algorithm can suppress the non-uniform error, which is caused by phase deviation and clock dithering.

TIADC parallel sampling techniques; time non-uniform error;farrow structure; AD9224;FPGA

图5 校正前采样信号频谱图

四川大学锦江学院校级科研基金项目，项目编号：QJ140504