数字集成电路课程设计改革与创新

王仁平，陈群超，江浩，李凡阳



数字集成电路课程设计改革与创新

王仁平[1]，陈群超，江浩，李凡阳

（福州大学 物理与信息工程学院，福建 福州 350108）

以数字集成电路课程设计为例，将紧密结合学科前沿和实际工程的项目——带复位信号D触发器标准单元库设计引入课程设计．让学生综合应用先修课程所学的理论、EDA工具和实践经验，进行原理图设计、仿真和优化，版图设计与验证，标准单元表征和Lef文件提取等较全面工程设计训练，为他们未来接触实际工程奠定良好的基础．通过该课程设计，激发学生的设计兴趣和热情，培养了学生工程实践能力与创新能力，取得了很好的效果．

标准单元库；版图设计与验证；单元表征；工程实践

数字集成电路是微电子学科一门专业性很强的课程，把数字集成电路设计中数字电路、数字系统和设计方法三者有机结合起来[1]．数字集成电路课程设计安排在大四上学期，共36学时，培养方案要求本课程设计既要紧密结合学科前沿，又要让学生融合先修课程所学到的知识点“串连”起来，形成有机的整体．能对学生进行较全面的工程设计训练，为毕业设计打下良好的基础，也为学生接触实际工程奠定基础．因此，应对本课程设计实践教学环节进行改革和创新来激发学生设计兴趣和热情，培养学生的工程实践能力与创新能力．

随着集成电路规模的不断增大，在数字集成电路设计过程中越来越离不开EDA工具．但大学生在校期间学习的每一门课程都是单一的EDA设计工具，如果不引导学生综合应用学过的EDA工具解决具体工程问题，学生就很难灵活运用和掌握这些EDA工具间的衔接关系．因此，经过充分讨论和合理选题，决定本课

程设计采用一个实际工程项目：带复位信号D触发器标准单元库设计．标准单元库设计的建库流程和综合应用三大IC设计软件公司的EDA工具见图1．课程设计内容要求：查阅手册和资料，熟悉标准和规范，原理图设计、仿真和优化，版图设计与验证，标准单元表征和Lef文件提取等[2-3]．

图1 标准单元库建库流程

1 电路图设计和仿真

要求学生回顾模拟电路、数字电路、 数字集成电路、Hspice程序设计和模拟集成电路等课程中学到的知识．根据设计要求自己查找相关资料并选择相应的电路结构，如选择数字集成电路课程中的静态存储器结构，还需要进行创新，考虑如何添加复位信号[4]．同时书本中的D触发器原理图没有相应的管子尺寸等信息，需要按SMIC 0.18 μm的PDK和数字集成电路课程中电路性能优化等来设计管子，并进行仿真优化达到设计要求．这部分可训练学生使用Cadence的IC5141原理图设计软件Composer-Schematic或Synopsys的Hspice软件对电路进行设计并仿真，同时掌握电路性能优化方法来计算和优化各管子尺寸．带复位信号D触发器参考原理图（见图2）．对该电路进行仿真，对器件参数进行优化达到性能和功耗等要求．

图2 寄存器原理图

2 版图设计、验证和抽取

充分应用集成电路版图设计课程中学到的知识和技能，熟练使用Cadence的IC5141版图设计工具Virtuose，并将Mentor公司的Calibre软件集成在Cadence公司的Icfb中，从而方便进行设计规则检查（DRC）、电气规则检查（ERC）验证、版图与原理图一致性检查（LVS）和寄生参数抽取（PEX）[5]．

对于标准单元的版图设计，不仅要符合SMIC0.18 μm工艺各种设计规则约束如最小线宽、最小间距、最小包围和最小延伸等，又要满足工艺条件约束，如固定标准单元高度，最小宽度整数倍的宽度，所有输入输出端口需满足网格式布线要求．同时要满足半网格单元尺寸和半尺寸设计规则来实现对单元的连接等，带复位信号D触发器的参考版图见图3．

图3 带复位信号D触发器的参考版图

版图验证是对自己设计的版图是否符合设计规则，是否和原理图一致，是否存在软连接等问题．版图验证要进行DRC验证、ERC验证和LVS验证等３种验证[6]．DRC验证是指在版图的设计过程中是否存在违背设计规则的情况；ERC验证是指在版图器件的连接中是否存在着断路、短路等其他违背电气特性的情况；LVS验证是对设计的版图与所设计的原理图进行比较，是否相符合．３种验证都会产生报告，对报告存在的错误应进行修改．在修改的过程中可能会引起违反其他规则的错误，因为发现这些错误和改正它们是一个不断重复的过程．DRC，ERC，LVS关系密切、互相影响，只有通过这３个检验的设计结果，才能得到有效地保证设计版图的正确性[7]．

通过验证后，运用Calibre PEX工具对所设计版图的寄生参数进行提取，产生的网表输出可选Hspice，SPEF，SPECTRE等．由于采用Synopsys的NCX工具进行单元表征，NCX工具要求Hspice格式的网表和寄生参数，因此输出选用Hspice格式．然后编写库模板和带复位信号D触发器单元模板，用NCX工具会自动产生测试文件并产生仿真数据和波形．如果后仿真性能不满足要求，则要求要重新设计原理图或重新选择器件参数或重新设计版图．

3 单元表征

Cell characterization（单元表征）是一个用模拟仿真器仿真标准单元以提取为其他工具所能理解的时序、功率和噪声等信息的过程[8]．在可测性设计课程中掌握的Synopsys综合工具DC和数字集成电路CAD课程中掌握的Synopsys后端版图设计工具IC Compiler中都必须用表征过的标准单元库．单元表征的标准格式称为Libraty，通常用.lib作为文件的扩展名．组合逻辑单元只有输出端才有延时信息，输出端延时信息相对于输入端输入斜率和输出电容变化而变化．时序单元一般由时钟信号驱动，用setup（建立），hoid（保持）时间，传播延时及上升、下降时间等来表征．对于这部分内容，由于时间有限，提供给学生库模板、单元模板和进行单元表征的命令，让学生了解库模板和单元模板包含的内容、编写和修改方法[9]．在单元表征过程中会自动调动Hspice仿真器，并通过编写的单元模板文件自动形成测试内容对带复位信号D触发器进行后仿真，并提取和填写表征参数，具体过程见图4．可用波形视图工具SX观察Hspice仿真器产生波形[10]．

图4 NCX提取和填写表征参数过程

4 导出Lef文件

Cadence的Abstract Generator工具是实现版图或者GDS到Lef文件的转换，为后端布局布线工具服务，用于数字集成电路CAD课程中IC Compiler版图设计工具．标准单元的Lef文件只对金属层和pins感兴趣，包括：cell的尺寸和类型、pins或者terminals的位置和block的堵塞等．将标准单元的Lef 文件抽取过程形成文档，让学生直接按步骤做．根据技术文档中要求添加布局布线 Rulers，以及通孔和金属层的定义，修改之后保存在techfile.cds文件中．然后进入GUI 界面，选择要操作的目标库，选中要操作的目标dff，根据它的bin（组件箱）性质为Core（内核），将其移到Core中．操作流程一共有４步，Pin Step，Extract Step，Abstract Step，Verify，即可导出Lef文件（见图5）．

图5 导出Lef文件

5 结语

数字集成电路课程设计紧密结合学科前沿，促使学生综合应用先修课程所学的理论、EDA工具和实践经验，实现由知识、技能向工程应用转化．课程设计自从采用标准单元库的全定制设计以来，学生兴趣浓厚，反映良好，取得了较好效果．但数字集成电路课程设计的教学改革和创新还有大量工作需要不断积极探索和研究，以适应培养创新创业型本科人才需要．

[1] Jan M Rabeay，Anantha Chandrakasan．数字集成电路——电路、系统与设计[M]．北京：电子工业出版社，2012：171-431

[2] 陈刚，高博，龚敏．设计和表征一个65nm抗辐射标准单元库[J]．电子与封装，2013（6）：13-17

[3] Erikbrunvand．数字VLSI芯片设计——使用Cadence和Synopsys CAD工具[M]．周润德，译．北京：电子工业出版社，2009：124-150

[4] 王鑫华，李斌，邹振杰．降低STI效应的D触发器标准单元设计[J]．计算机与网络，2013，39（24）：61-64

[5] 石春琦，吴金，常昌远，等．LVS版图验证方法的研究[J]．电子器件，2002，25（2）：165-169

[6] 方鑫，冯双，唐鑫鑫，等．集成电路版图设计课程教学研究[J]．高师理科学刊，2015，35（1）：83-83

[7] 齐俊玮．集成电路版图设计的技巧[J]．黑龙江科技信息，2014（19）：114-114

[8] 黄璐，王浩．一款验证标准单元库功能与延迟测量的芯片[J]．中国集成电路，2014（6）：50-54

[9] 刘峰．CMOS集成电路后端设计与实战[M]．北京：机械工业出版社，2015：97-153

[10] 陈铖颖，尹飞飞，范军．CMOS模拟集成电路设计与仿真实例——基于Hspice[M]．北京：电子工业出版社，2014：88-108

Reformation and innovation of course design for digital integrated circuits

WANG Ren-ping，CHEN Qun-chao，JIANG Hao，LI Fan-yang

（School of Physics and Information Engineering，Fuzhou University，Fujian 350108，China）

The course design of digital integrated circuit will be exampled．The design of the standard cell library of the reset signal D trigger is introduced into this course，which will be closely integrated with the disciplines of the frontier and the practical engineering of the project．To make the students comprehensively apply the theories，EDA tools and practical experience，they can do the principle of design，simulation and optimization，layout design and verification， standard cell characterization and Lef file extraction and so on．These engineering trains will lay a good foundation for them to contact with the actual project in future．To stimulate students' interest and enthusiasm，and to cultivate the students' engineering practice ability and innovation ability will be achieved through the course design．The obtained result is better for the goal of the design course．

standard cell library；layout design and verification；cell characterization；engineering practice

TP302.2∶G642.0

A

10.3969/j.issn.1007-9831.2016.04.020

2015-12-25

国家自然科学研究项目（61501122）；福建省教育厅科学研究项目（JA13039）

王仁平（1972-），男，福建福清人，副教授，硕士，从事集成电路设计研究．E-mail：rpwang@fzu.edu.cn

1007-9831（2016）04-0074-04