一种集成在DC-DC芯片中的电荷泵锁相环设计

李容容

(西安电子科技大学 电路CAD研究所，陕西 西安 710071)



一种集成在DC-DC芯片中的电荷泵锁相环设计

李容容

(西安电子科技大学 电路CAD研究所，陕西 西安 710071)

设计了一种集成在DC-DC芯片中的电荷泵锁相环。其中鉴频鉴相器(PFD)在传统的D触发器结构的基础上增加了复位延迟电路的延迟时间，减小了鉴相“死区”；电荷泵采用充放电电流对称的源极开关结构，解决了电流失配和电荷注入作用的影响；另外，设计了一种可编程的由D触发器构成的分频器电路。基于CMOS工艺，采用Cadence仿真软件对其进行仿真，结果表明该电荷泵锁相环在锁定时间、频率范围、相位抖动等方面均达到了指定的性能需求，且工作特性较好。其性能指标是：电源电压2.4 V，频率调节范围250～750 kHz，锁定时间<50 μs，相位抖动<30 ns。

DC-DC；PLL；PFD；电荷泵；可编程分频器

随着集成电路技术以及半导体工艺的快速发展，电源管理类芯片已广泛应用到通信、计算机、电子等领域[1]。其中具有同步功能的DC-DC转换器可实现多块控制芯片的多相协同工作，提高负载驱动能力，适用于多相分布式电源管理系统[2-3]。本文所设计的电荷泵锁相环就集成在一款同步、多相DC-DC变换器中。

1　电荷泵锁相环基本原理

图1　锁相环简化功能框图

如图1所示，锁相环是一个负反馈系统，在反馈回路中压控振荡器的输出被分频器分频(1/N倍)到低频后，通过鉴相器和参考时钟比较产生相位差值信号，接着相差信号在前向通道中通过电荷泵和环路滤波器处理产生电压信号，控制压控振荡器产生频率，然后这个频率经过N分频后，又被送入PFD和输入参考时钟进行比较，最终在环路的调试下，使得内部时钟的相频与外部同步。注意，压控振荡器的输出时钟的频率是输入参考时钟频率的N倍[4-5]。

2　电荷泵锁相环电路设计

2.1鉴频鉴相器

电路具体工作原理是：当外部时钟fref的下降沿脉冲先到来时，up信号输出低电平，此时down也是低电平，电荷泵上管开关被打开，电路开始充电；当内部反馈时钟信号clk的脉冲下降沿到来时，复位信号rest变为低电平，使得up信号变为高电平，down信号依旧为低电平，电荷泵关闭，rest恢复到初始高电平，这就完成了一个鉴相周期。

图2　鉴频鉴相器电路

为克服鉴相死区的问题，设计时在复位单元后面加入了三级反相器串联来增加延迟时间，这样能够增加复位信号脉冲的宽度，达到减小鉴相死区的目的。虽这样做可减小相位死区，但复位脉冲宽度过大同样会引起非理想现象发生，所以设计时在保证能够减小鉴相死区的前提下，尽可能减小复位脉冲的宽度，保证PFD的线性度[6-7]。

2.2电荷泵与环路滤波器

电荷泵采用单端输出的源极开关结构，使得输出端与开关管没有直接连接，这可减弱开关管导通或关断时引入的电荷注入和电荷分流问题[8]。此外，电流源的对称式结构设计，有利于改善电路的匹配特性，从而很好地抑制电流失配和电荷注入现象，减小系统对数字信号跳变的敏感程度，同时也降低了控制电压的抖动[9]。

图3　电荷泵与环路滤波器电路

此电路有4种工作状态：(1)up为低电平，down也为低电平，电荷泵上管打开，下管关闭，给电容充电；(2)up为低电平，down为高电平，电荷泵上下管均打开，电路不充电也不放电；(3)up为高电平，down为低电平时，电荷泵上下管都关断，此时电荷泵与环路滤波器处于隔离状态；(4)up为高电平，down也为高电平时，电荷泵上管关断，下管打开，电容放电。

2.3压控振荡器

本文设计的压控振荡器包含两部分电路，第一部分是V-I电路，其中差分电路在减小电路失真的同时也有抑制噪声的功效[10]；第二部分是振荡回路，此电路在充电的同时也在放电，这使得电路的整体连贯性更好，输出波形也更加稳定、规整。

图4　压控振荡器电路

电路的具体工作原理是：Vin是电荷泵输出电压，Vin不同时，流过R1上的电流就会不同，从而导致流入后面充放电回路的电流有所不一样，又因it=cv，因此就会输出不同的频率振荡信号。

2.4可编程分频器

分频电路组成锁相环中的反馈网络，本文所设计的分频器的分频比是12，其首先经过一个D触发器实现二分频，然后用可编程计数器实现六分频。

图5　分频器电路

图5所示，dff1表示一个二分频电路，后面3个D触发器与逻辑门构成六分频电路。同步时序六分频电路分析如下：

(1)三组向量方程如下：

1)驱动方程

(1)

(2)

(3)

2)输出方程

(4)

3)将驱动方程带入D触发器的特性方程Qn+1=D，可得状态方程为

(5)

(6)

(7)

(2)列出状态转换表、画出状态转换图。

1)状态转换真值表。

表1　状态转换真值表

2)状态转换图。

图6　状态转换图

从上述分析可看出，这是一个六进制计数器，其从8个状态中选出6个状态，且无论从哪个状态开始，最终均会进入六分频状态，所以这个分频器带自启动功能。

3　锁相环整体仿真结果分析

500 kHz/tt/27°环境下的仿真结果如下图所示，Vin表示电荷泵输出电压，也就是压控振荡器控制电压；clkout表示分频器的反馈输出频率；PLLIN表示外同步频率。

图7是从750 kHz锁定到500 kHz的波形图。开始分频器反馈输出的频率是750 kHz，300 μs后加入500 kHz外同步信号，经过一段时间的调节，分频器反馈输出频率也被锁定到500 kHz。可以看到，频率刚开始调节时，Vin的跳动幅度比较大，但等到频率稳定后，Vin也稳定下来，不再发生变化。

图7　锁定过程图

图8是图7锁定过程仿真图的放大。从图中可以看到，当外同步频率信号加入后，环路开始进入调节状态，刚开始Vin的变化较大，因为开始时两个信号相差较大，随着调节的进行，两个信号越来越接近，Vin也变得越来越平稳。可看到整个调节的过程约用了30 μs，说明锁定速度较快。

图8　锁定时间特性

图9是相位抖动仿真图，从图中可看到相位抖动为5 ns，数值较小，满足应用要求。

图9　相位抖动特性

4　结束语

本文设计了一款用于同步模式DC-DC变换器中的电荷泵锁相环，在传统架构的基础上，对其进行了改进，使锁定效果更好。仿真结果表明，该锁相环性能表现良好，可满足所有的应用需求。

[1]朱章华.多模式高效同步BUCK型DC/DC转换器的设计与实现[D].西安:西安电子科技大学,2007.

[2]Nurman F A,Arofat A H.A current compensator for hybrid power plant using bidirectional multiphase DC-DC converter and supercapacitor[C].Beijing: 2012 International Conference on Power Engineering and Renewable Energy (ICPERE),2012.

[3]胡波.高压同步整流降压型DC/DC变换器的设计与实现[D].西安:西安电子科技大学, 2011.

[4]程雯.用于USB2.0中高稳定性480MHz锁相环的分析与设计[D].上海:上海交通大学,2008.

[5]刘姗姗,万培元,李建军,等.1.5GHz Serdes低抖动锁相环的设计[J].中国科技论文,2014(2):130-133.

[6]Gundel A,Jorek S,Janczykowski P,et al.High performance low phase noise pllclock synthesizer with lvdsoutputs[C]. Beijing:IEEE Long Island Systems, Applications and Technology Conference,2006.

[7]Sharma S,Singh B.An enhanced phase locked loop technique for voltage and frequency control of stand-alone wind energy conversion system[C].India:India International Conference on Power Electronics (IICPE),2010.

[8]王静宇.用于高速流水线ADC的快速锁定低抖动时钟占空比电路[D].西安:西安电子科技大学,2013.

[9]张其营.应用于同步模式DC/DC变换器的PLL电路设计[D].成都:电子科技大学,2014.

[10] Bogoni A,Potì L,Ponzini F,et al.Electrical equivalent model for an optical VCO in a PLL Synchronization Scheme for ultrashort optical pulse sources[J].Journal of Lightwave Technology,2006,24(1):286-294.

Design of A CPPLL in DC-DC Chip

LI Rongrong

(Institute of Electronic CAD, Xidian University, Xi’an 710071, China)

In this paper, a charge-pump phase-locked loop integrated in DC-DC chip is designed. The ’dead-zone’ of phase-detection is eliminated by elongating delay of the reset circuit on the basis of the traditionalDflip-flop structure. The charge-pump adopts the symmetry current structure, which has a good performance in resisting current unbalance and charge injection effect. The frequency divider is programmable. Finally, Cadence simulation which is based on the CMOS technology results of the circuit show that there is a good linear characteristic for a speed locking time, a wide frequency range voltage and a low phase noise. Its performance parameters are: power supply voltage 2.4 V, frequency range of 250～750 kHz, locking time is less than 50μs and the phase jitter is less than 30 ns.

DC-DC; PLL; PFD; charge-pump; programmable frequency divider

10.16180/j.cnki.issn1007-7820.2016.08.008

2015-11-20

李容容(1990-)，女，硕士研究生。研究方向：开关电源管理类芯电研发。

TN86

A

1007-7820(2016)08-025-04