ATE测试中抖动对高性能ADC测试结果的影响与分析*

余琨

（上海华岭集成电路技术股份有限公司，上海 201203）



ATE测试中抖动对高性能ADC测试结果的影响与分析*

余琨

（上海华岭集成电路技术股份有限公司，上海 201203）

主要针对高速ADC测试技术进行研究，其时钟信号及输入模拟信号均需要输入非常“干净”即抖动很小的信号，从理论上分析了不同的时钟抖动在不同速率下对ADC测试结果的影响。实际使用ATE针对一款12位、105 MS/s高性能ADC进行测试，分别采用两种不同时钟抖动条件的模块提供时钟信号和输入模拟信号，对比两种情况下测得的ADC动态参数如SNR、SINAD、SFDR等测试结果，SNR测试结果在不同的频点约有2～5 dB的差异，验证了信号抖动对ADC测试结果带来了不可忽视的影响。

测试；抖动；模数转换器；信噪比

中文引用格式：余琨.ATE测试中抖动对高性能ADC测试结果的影响与分析［J］.电子技术应用，2016，42（7）：46-49.

英文引用格式：Yu Kun.Effect and analysis of jitter on high performance ADC in ATE testing［J］.Application of Electronic Technique，2016，42（7）：46-49.

0　引言

随着近年来雷达、通信、汽车、航空电子等众多领域的飞速发展，高速、高精度系统对高性能ADC的需求也在成倍增长。而ADC上市之前必不可少的一环即是进行测试验证，可在实验室采用高精度的分立仪器搭建测试平台对其进行全参数的测试评估，分立仪器的好处是性能指标比较高，可对ADC进行精确测试，但是效率比较差，测试时间比较长，而大批量地生产测试必须讲究测试效率，因此采用自动测试机（ATE）进行量产测试似乎是唯一的途径，可保证所有被系统、整机采用的ADC电路均为良品。

在高速ADC测试时，随着采样时钟的频率越来越高，高速ADC对采样时钟的稳定性要求也越来越高［1］，因此，在测试时要求输入非常“干净”即抖动很小的信号，包括时钟信号及输入模拟信号，以确保抖动对测试结果的影响足够小。如图1所示为不同的时钟抖动在不同速率下对测试结果的影响，可以看出，要想反映ADC的真实性能，必须采用质量远高于被测ADC指标要求的信号作为时钟源与信号源，因此，在实际ATE测试中需同时考虑经济门与质量门，针对被测芯片的不同测试需求采用ATE相应的模块作为时钟源与信号源，进行ADC测试。

图1　时钟抖动对ADC测试结果的影响

1　抖动对ADC测试结果的影响

ADC的工作过程可分为采样/保持和量化两步，将输入的模拟信号转换为相应的数字码。针对ADC进行测试，采用ATE的电源模块给其供电，AWG提供时钟信号及模拟输入信号，Digitizer采集芯片输出的数字码，采用ATE测试ADC原理框图如图2所示，通过采集的数据分析得到ADC的静态参数如差分非线性、积分非线性等，动态参数如信噪比、谐波失真等，而信噪比是其性能指标中最重要的一项［2］。在整个过程中引入的噪声来源较多，包括信号失真、随机噪声、采样时钟抖动引起的相位噪声、量化噪声、非线性失真等［3］。

图2　ADC测试原理框图

采样时钟是ADC转换电路的基本要素，随着被采样信号速度的提高，采样时钟的频率也迅速提高，采样时钟的抖动对高速ADC转换性能的影响也就越来越不可忽视［4］。被测试的输入信号频率越高，对信噪比的要求越高，则对采样时钟抖动的要求越苛刻。采样时钟的抖动是一个短期的、非积累性变量，表示信号的实际定时位置与其理想位置的时间偏差。时钟源产生的抖动会使ADC的内部电路错误地触发采样时间，结果造成模拟输入信号在幅度上的误采样，从而恶化ADC的信噪比［5］。

图3　时钟抖动引起的误差幅度

测试信号为：

由时钟抖动引起的噪声为：

信噪比为：

因此，可以得到：

其中，Fsig为测试信号频率，Jrms为时钟抖动。

同样地，模拟输入信号源抖动会引起ADC在同一个时间采样点上，模拟输入信号在幅度上的误差，从而恶化ADC的信噪比。测试信号为：

信噪比为：

因此，可以得到：

其中，Fsig为测试信号频率，Jrms为模拟输入信号抖动。

2　ATE测试板卡jitter性能介绍

针对高性能ADC的测试选用世界主流高端测试机，如美国泰瑞达公司的 UltraFlex、日本爱德万公司的V93000等，本文中所有实验主要采用UltraFlex进行。以ADI公司的 AD10200芯片为例，针对该芯片测试需要105 MS/s的时钟信号，UltraFlex平台的资源包括 TurboAC、UltraWave等均可提供该时钟信号，但是不同的资源所提供的信号质量差异很大。根据泰瑞达公司提供的UltraFlex Spec可以看到，TurboAC与 UltraWave通常用来提供芯片测试的模拟信号，该模拟信号也可作为AD10200的时钟信号，在该芯片测试所需的条件下，相位噪声指标（即信号抖动在频域的表现指标）如表1所示。可以明显看出，UltraWave具有非常低的相位噪声，信号质量远好于TurboAC［6］。在实际测试中，分别给出选用两个不同 instrument作为时钟源与模拟信号源的测试结果及对比。

表1　TurboAC与UltraWave相位噪声指标

3　AD10200　实际测试过程及结果对比

AD10200是ADI半导体公司一款内置信号调理电路模块的全通道ADC芯片，可提供改进的动态性能和完全匹配的通道间性能。该芯片包括两个宽动态范围ADC，各ADC具有一个针对直接中频采样进行优化的变压器耦合前端。AD10200具有片内采样保持（T/H）电路，并采用创新架构，可实现 12位、105 MS/s性能。AD10200的模数转换部分采用+5 V电源供电，输出级采用+3.3 V数字电源供电。每个通道均完全独立，可以在独立的编码和模拟输入下工作［7］。其功能框图如图4所示。其主要性能参数要求及测试条件如表2所示。

图4　AD10200功能框图

表2　AD10200测试指标要求

采用ATE对其进行测试，需要设计测试 DIB，实现AD10200电路引脚与测试机相应测试资源之间的连接［8］。根据芯片特性及测试要求，设计了测试 DIB，首先是电源的考虑，对于高性能ADC的测试，电源至关重要，必须提供干净的无噪声电源，在设计上采用了测试机的电源模块，并对其做充分滤波，由于芯片需进行多频点动态参数测试，采用TTE的定制带通滤波器针对不同的频点进行相应滤波，在选择滤波器时，插入损耗应尽量小，3 dB截止带宽最好在10%以下，带外抑制最好大于65 dB［9］；由于ADC的模拟部分对数字噪声十分敏感，因此ADC的供电需要将数字和模拟分开，数字地和模拟地也相应地分开，最后采用0 Ω电阻短接。在信号通路上使用带通滤波器，可消除信号源产生的大部分宽带噪声、谐波以及杂散信号，在 ADC测试方面有极佳表现［10］；电路板采用异形电路板设计，使关键信号走线最短，采用 SMA头通过同轴电缆与测试机资源直接相连，对整条通路的特征阻抗予以保证。测试板Layout图及实物图如图 5、图6所示。

图5　测试板layout图

图6　测试板实物图

ADC的静态指标通过对正弦波的采样数据进行幅度分布的直方图统计间接计算得到；动态指标通过对正弦波的采样数据进行FFT频谱分析间接计算得到。分别采用TurboAC模块与UltraWave模块作为时钟源与信号源得到的测试结果如表3所示，多个频点的详细测试结果如图7所示。可以看到，采用UltraWave模块得到的测试结果明显优于TurboAC模块，如SNR在不同的测试频点可获得2～5 dB的性能提高。且多次测试可重复得到一致的结果，充分证明了测试的稳定性。

表3　AD10200测试结果

图7　多个频点测试结果图

4　结论

本论文针对信号抖动对高性能ADC测试结果的影响进行了研究，从理论上分析了不同的时钟抖动在不同速率下对ADC测试结果的影响。实际使用泰瑞达UltraFlex测试机台针对一款 12位、105 MS/s高性能 ADC进行测试，分别采用 UltraFlex两种不同时钟抖动条件的模块TurboAC与UltraWave来提供时钟信号和输入模拟信号，对比两种情况下测得的ADC动态参数如SNR、SINAD、SFDR等测试结果可以看到，采用UltraWave模块得到的测试结果明显优于TurboAC模块，验证了抖动对ADC测试结果带来的影响是非常大的。因此，在针对高性能ADC进行测试时，根据ADC测试指标的具体需求，优选信号抖动较小的测试模块来作为时钟源与信号源。

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［4］杨小军，陈曦，张庆民.时钟抖动对ADC变换性能影响的仿真与研究［J］.中国科学技术大学学报，2005，35（1）：66-73.

［5］采样时钟抖动对ADC信噪比的影响及抖动时钟电路设计［EB/OL］.http：//www.elecfans.com，2010.10.

［6］Teradyne UltraFlex Specification.上海：泰瑞达（上海）有限公司，2013：722-724.

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Effect and analysis of jitter on high performance ADC in ATE testing

Yu Kun
（Sino IC Technology Co.，Ltd.，Shanghai 201203，China）

The high speed ADC test technology are studied.The clock signal and the input analog signal need to be very"clean"，which is a signal with small jitter.From the theoretical analysis，the influence of different clock jitter on the ADC test results is analyzed.The actual use of ATE for a 12 bit，105 MS/s high performance ADC testing，two different clock jitter conditions are used to provide the clock signal and input analog signal，measured the dynamic parameters such as SINAD，SFDR，SNR，compared with two cases to verify the impact of the signal jitter on ADC test results which can not be negletable，such as SNR test results have about 2～5 dB differences in different frequency points.

testing；jitter；A/D Converter；SNR

TN407

A

10.16157/j.issn.0258-7998.2016.07.011

国家科技重大专项（2014ZX02501）

2016-01-22）

余琨（1983-），女，工程师，主要研究方向：SOC、AD/ DA、RF等。