六位逐次逼近型模数转换器的设计

厦门大学物理与机电工程学院物理系 邹 佳 李开航 王日炎



六位逐次逼近型模数转换器的设计

厦门大学物理与机电工程学院物理系 邹 佳 李开航 王日炎

【摘要】为满足北斗多模导航SOC对中等精度、低功耗ADC的需求，本文基于Smic40工艺对六位全差分SARADC的主要功能模块进行了设计，比较器部分采用Latch结构降低功耗，通过增加前置运放减小失调电压。采用电荷重分布DAC降低了电容匹配性要求，减小了非线性误差。驱动Buffer采用折叠式共源共栅栅压浮动AB类运放，降低了整体的功耗。通过手动搭建整个逻辑控制电路，更加深刻的理解了整个系统的逻辑控制要求。

【关键词】逐次逼近模数转换器；比较器；D/A转换器

0 引言

随着现代通信系统等应用领域的迅速发展，促使高性能、低功耗、低成本的SOC成为当今集成电路的设计的主要趋势，SOC的发展要求A/D转换器与其他模块集成到一个芯片上。随着技术的发展，A/D转换器的结构出现了多种实现方案，如sigma-delta型、Flash型、流水式和逐次逼近型等结构，其中sigma-delta A/D转换器满足对精度要求比较高的需求，Flash A/D转换器适用于速度很高的情况，而逐次逼近A/D转换器具有中等速度、中等精度、低功耗、低成本的综合优势，因此其应用的领域更广。

本论文的目的是设计一款中等精度、低功耗的A/D转换器用在40nm CMOS工艺北斗多模导航SOC芯片中，为了保证较大的jammer下无失真采样，放宽滤波器的设计要求同时降低功耗，最终用Smic40nm工艺设计了一款采样频率为40M的六位全差分SARADC。本文第二部分介绍了SARADC的工作原理，第三部分介绍电路实现，第四部分介绍仿真结果，第五部分为总结。

1 SARADC的工作原理

图1

电荷分配型SAR ADC是基于二元法逼近算法的一种转换电路，采样完成后，SAR contraller首先令DAC最高位为1其余位为0，即将DAC置位为100000，输出电平为Fs/2，将采样值和DAC输出电平Fs/2进行比较，如果采样值大，则DAC最高位保持1不变，同时SAR contraller将次高位置为1，其余位为0，即得到DAC输出110000，其值为3Fs/4。若第一次的比较结果小于0，则最高位置0，同时SAR contraller将次高位置1，其余位置0，得到DAC输出010000，其值为Fs/4，第一次转换过程结束后即可得到MSB输出。接下来重复上述过程，直到六个转换动作完成。

2 电路实现

2.1 比较器结构

在模数转换器中，比较器的精度与速度决定了ADC的精度与速度。比较器的失调电压限制了ADC的精度，要求失调电压要小于1个LSB，比较器的速度限制了ADC的转换速度，ADC的最高转换速度为320MHz，应设计比较器速度满足上述要求。在项目中，ADC的精度较低，但速度偏快。所以，比较器在设计过程中，使用高速比较器重点设计了电路的反应速度。

本文中的比较器由前面的预放大级和后面的Latch比较器构成。Latch的正反馈作用可以提高比较器翻转速度。在Latch前面要加预放大级电路，一方面可以增加比较器的精度，另一方面，预放大器可以抑制Latch翻转造成的噪声对前级电路的回踢影响。整体电路如图2ER所示：

图2

考虑到电路的速度要求，设计了一个11dB的放大器。

比较器核心部分的小信号电路分析如图三所示

企业的资金周转和经济活动行为都要经过财务会计的程序，因此，在企业经济效益浮动的背景下必然离不开财务会计的影响。财务会计会通过财务核算，将准确合理的经济信息提供给企业，进而企业在开展经济活动时能够有一定的财务数据依据进行参考。而且企业在进行财务会计工作时会充分考虑企业发展的实际情况并与之结合，对于企业经济情况能够及时的进行反馈，以此作为基础为企业未来经济状况的发展做出科学的预测。

图3

2.2 电容阵列D/A转换器

本文选用电荷分布型DAC，为了减小匹配误差，单位电容C的大小的设计非常重要，从减小功耗和面积考虑，DAC中的电容应尽可能小，然而由于电容的KT/C噪声会影响DAC的精度，为了获得对应精度的信噪比，又要求电容面积适当取大一点。因此电容的取值要结合电路的速度、精度、面积来折中。本设计中最小单位电容取10fF。其余电容的大小根据所要求的精度和单位电容的二进制权重进行设计，从而实现模拟信号和二进制数码元的转换。整个DAC部分的工作过程如图4所示。

图4

逐次逼近的数学推导公式：

其他环节以此类推。

2.3 驱动buffer

参考电平到内部DAC量化之间，需要有驱动电路。否则，DAC的内部电平将不能有效建立。在本设计中为了驱动电容式DAC的采样电容，在320M时钟频率下完成采样与量化过程，对buffer的精度与驱动能力均提出要求，尤其是驱动速度，要求比较器两端电平迅速建立并稳定。这样就需要较大压摆率与带宽的驱动buffer，电路中采用了折叠式共源共栅加推挽输出级的运放电路，这种电路可以提供较大的驱动电流，参考电压的buffer消耗了1.3mA的电流，电路如图5所示。

图5

2.4 控制电路

2.4.1 SAR controller

SAR controller的主要作用是对SAR输出的各种时钟，包括比较器时钟、采样、RESET、DAC开关等时序进行调整，整个控制部分以SAR控制器为核心。

SAR控制通过JK上升沿触发器，其中比较器的输出结果D控制K端，当D为1时，选择接地，当D为0时选择移位寄存器端口，SAR控制电路如图6所示。

图6

图7

2.4.2 DAC逻辑部分

根据逻辑要求可以得到相关信号的表达式分别为：

由以上的表达式可以构建DAC的逻辑电路如图7所示。

3 仿真结果

根据设计要求选择输入信号频率为3.9453125M、10.2734375M和17.8515625M，时钟频率为320M进行仿真，连续采样该ADC 1024次，对结果进行FFT分析，得到典型下的结果分别为：

SNR=36.48dB,SFDR=51.32dB；SNR=36.50dB，SFDR=50.83dB；SNR=36.52dB，SFDR=50.99dB，典型下的功耗为1.37mA，其中图8为典型下的仿真结果。

图8

在其他条件下进行仿真其中最差情况为：高温高压ff ff ff输入信号频率为17.8515625MHz，SNR=35.69dB，SFDR=49.74dB。

最好情况为：高温低压下ss ss ss输入信号频率为3.9453125MHz，SNR=37.41dB，SFDR=53.86dB。

4 结语

本文设计了一种用在北斗多模导航SOC芯片中的逐次逼近ADC，分别对DAC、比较器、驱动buffer、逻辑电路进行了合理的选择并优化，可以完成逐次逼近的工作，该逐次逼近ADC是在Smic40的工艺下完成的，由仿真结果可知在输入信号为3.9453125M时SNR 和SFDR分别达到36.48dB和51.32dB。

参考文献

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[2]许哲豪.使用单一参考电压的12位全差分SAR式模数转换器[D].国立成功大学硕士论文

[3]赵天挺.一种CMOS全差分12BIT逐次逼近ADC[J].

[4]孙彤.逐次逼近AD转换器综述.