基于FPGA实现的变PI参数全数字锁相环

彭咏龙， 朱劲波， 李亚斌

(1.华北电力大学电气与电子工程学院，河北保定071003；2.国网铜陵供电公司，安徽铜陵244000)

基于FPGA实现的变PI参数全数字锁相环

彭咏龙1， 朱劲波2， 李亚斌1

(1.华北电力大学电气与电子工程学院，河北保定071003；2.国网铜陵供电公司，安徽铜陵244000)

提出了一种变比例积分(PI)参数的全数字锁相环。与传统数字锁相环相比，该锁相环可根据相位误差的大小，自动调整PI参数，在保证系统稳定的前提下，提高了锁相的速度；同时由于环路采用比例积分控制，锁相环稳态无静差，输出抖动小。对提出的全数字锁相环进行了理论分析，并通过Quartus II软件仿真和现场可编程门阵列(FPGA)的硬件实验对该锁相环的性能进行了验证。实验表明，该数字锁相环锁相范围大、速度快、精度高，可用于有快速同步需求的场合，如新能源并网控制、脉宽调制整流器(PWM)。

全数字锁相环；变PI参数控制；FPGA；同步信号

随着电力电子技术的发展，在新能源并网、脉宽调制整流器(PWM)等应用场合，迅速而准确获得电网的频率和相位信息对系统的控制以及稳定运行至关重要[1-3]。对于需要进行dq坐标变换的控制系统中，锁相环是一种有效的手段。基于电流(电压)过零点的信息，更加易于实现且成本较低，全数字锁相环由于精度高、稳定性好和便于集成而被广泛应用[2-3]。

传统的模拟锁相环精度低，存在直流零点漂移、器件饱和以及易受电源和环境温度变化等缺点，限制了其发展前景。文献[4]给出了自采样比例积分控制实现全数字锁相环，由于使用比例积分结构，没有静态误差，并可实现快速锁相，可在12个周期实现快速锁相。但是锁定速度与输入频率成正比，在频率较低时，动态锁定时间很长。文献[5]提出了基于前馈鉴相的比例积分数字锁相环，通过前馈鉴相使得中心频率可变，扩大了锁相环的锁相范围。

本文提出了一种比例积分控制的可变PI参数的全数字锁相环(ADPLL)。该ADPLL采用了变PI参数的控制器，可根据相位误差大小实时调整PI参数，频率较低和相位差较大时，在保证系统稳定的前提下，加快了锁相速度，由于环路本身采用比例积分结构并加入环路滤波器，使得相位输出没有误差，并可以很好抑制干扰噪声，可用于需要快速获得频率和相位的场合。

1 ADPLL的系统结构和工作原理

1.1 数字锁相环系统构成

本文提出的全数字锁相环由五部分组成：双D数字鉴相器(DPD)、数字序列滤波器、变参数PI控制器(DLF)、可控数字压控振荡器(DCO)和M分频器，系统构成如图1所示。

数字鉴相器的种类有很多种[6]，本文采用双D触发器组成的鉴相器，该鉴相器结构简单，鉴相范围广(－π～π)，能够满足要求。由于鉴相器输出的是高低脉冲信号，需要后接数字序列滤波器滤出干扰脉冲和消除噪声，数字序列滤波器一般有两种：“随机徘徊”(K计数器)和“N先于M”滤波器，本文采用“随机徘徊”(K计数器)滤波器，该滤波器是无堕性的，仅起滤噪抗干扰作用。变PI参数控制器为锁相环的数字环路滤波器(DLF)和模拟锁相环中的环路滤波器相当，都对噪声和高频分量起到抑制作用，并且决定着环路的相位校正速度和精度。DCO本质上是一个可编程数字分频器，根据变参数PI控制器输出的控制值对主振时钟脉冲进行计数分频。M分频器对输出信号进行M分频，分频结果反馈给双D鉴相器，进行鉴相处理。

图1 自采样比例积分数字锁相环的结构

1.2 工作原理

在数字锁相环中，过零检测电路对电网电压信号进行检测，产生高低电平脉冲序列，也就是输入信号，双D鉴相器对输入信号和反馈信号进行相位比较，输出高低脉冲序列，电平的脉冲宽度和输入信号的相位误差是成比例的。数字序列滤波器一方面对相位误差信号进行计算，另一方面用于消除输入信号的噪声和干扰的影响。当高时，进行加计数，若计数器溢出，则向PI控制器产生一个加脉冲，同时K计数器进行复位重新计数；当低时，进行减计数，若计数值减为零时，则向PI控制器产生一个减脉冲，一个周期内，数字序列滤波器产生的加减脉冲的个数差就表示两个输入信号相位误差的大小，而干扰和噪声是随机的，所以产生的加减脉冲数是相等的，从而使环路有很好的抗扰能力。

2 数字锁相环理论分析

2.1 锁相环的数学模型

全数字锁相环的数学模型如图2所示[4]，θin()为输入信号的相位；θdco()为输出信号的相位；θfed()是反馈信号的相位；分别是双D鉴相器、环路滤波器、变PI控制器、可控分频器、M分频器的传递函数。

图2 数字锁相环的数学模型

变参数比例积分控制器的传递函数为：

反馈回路M分频器的传递函数为：

当锁相环在锁定点附近时，数字锁相环的闭环传递函数可线性化为：

该二阶系统的自然谐振频率为：

系统阻尼系数为：

文献[4，7]对数字锁相环的数学模型以及各部分的传递函数进行了详细分析，得出系统是典型的二阶系统，只要系统特征多项式系数不为零，系统就能很容易局部稳定。此外，锁相趋于稳定的时间和被锁信号的周期成正比，即当输入信号的频率较低时，动态锁定的时间相对较长。鉴于以上特点，本文采用变PI参数的控制器，可以较好解决频率较低时的快速锁相问题。

2.2 变PI参数控制器

积分系数的期望变化规律：当偏差信号很大时，积分系数不能太大，这样可减小超调，防止系统发生振荡，当系统误差较小时，增大积分系数，从而可以减小系统的静态误差。积分系数设为：

图3 系统不同PI参数的阶跃响应仿真图

此外，为了防止控制器积分饱和，还要对PI控制器的输出进行限幅控制。分段线性后的变PI参数的全数字锁相环的FPGA程序流程图如图4所示。

3 硬件仿真和实验

本设计采用Verilog HDL硬件描述语言进行电路设计，以Quartus II软件和Modelsim 6.6d仿真软件作为设计平台，最后用Cyclone II-EP2C5Q208C8 FPGA芯片完成设计，芯片的时钟频率为50 MHz，频率跟踪锁定范围设计为850 Hz～15 kHz。环路滤波器的计数器取值为16，为了方便M分频器取值为1，和的取值如图4所示。

图4 变参数FPGA程序流程图

图5 动态锁定仿真波形(=5 kHz)

图6 动态锁定仿真波形(=10 kHz)

图7 频率阶跃时的动态锁定仿真(由10 kHz阶跃到8 kHz)

图8～图9为该数字锁相环在FPGA器件上实现的实验波形。图8为当输入信号为10 kHz且相位差约为180°时，数字锁相环对输入信号的动态跟踪实验波形，锁定周期为10个输入信号周期；图9为稳态时两信号的细化波形，稳态时最大误差2个主时钟周期。通过实验可知该锁相环不但有很好的锁定速度，还有很好的稳态精度，而且实现简单，能满足实际工程需要。

图8 输入信号10 kHz的动态锁定实验波形

图9 稳定实验波形

4 结论

本文提出了变PI参数的自采样比例积分全数字锁相环，由于采用变参数系统，该系统不仅能快速锁定，而且还有很好的稳态精度，减小了输出抖动。同时，电路实现简单，参数配置容易，硬件资源消耗少。理论分析、软件仿真和实验结果表明该锁相环的性能优于普通的数字锁相环。该ADPLL易于实现，成本较低，可方便地嵌入到FPGA组成的数字控制系统中，适用于需要快速同步信号的场合，如新能源并网、UPS电源、PWM整流器系统。

[1]刘晖.基于数字化锁相技术的应急电源快速切换的研究[J].电源技术应用，2008(6)：40-43.

[2]郑飞，费树岷，周杏鹏，等.基于FPGA数字锁相环的光伏并网控制[J].电力电子技术，2010，44(6)：53-54.

[3]史旺旺，刘超.基于PWM整流器模型的三相系统全数字锁相环[J].电源技术，2011，35(6)：714-716.

[4]GUO X，WU W，CHEN Z.Multiple-complex coefficient-filterbased phase-locked loop and synchronization techniquefor three-phase grid-interfaced converters in distributed utility net works[J].IEEE Transactions on Industrial Electronics，2011，58 (4):1194-1204.

[5]张志文，郭斌，罗隆福，等.用于SVC数控系统的数字锁相环的设计与实现[J].电力系统及其自动化学报，2011，23(1)：103-107.

[6]李亚斌，彭咏龙，李和明.自采样比例积分控制全数字锁相环的性能分析和实现[J].中国电机工程学报，2005，25(18)：64-69.

[7]肖帅，孙建波，耿华，等.基于FPGA实现的可变模全数字锁相环[J].电工技术学报，2012，27(4)：153-158.

[8]庞浩，俎云霄，王赞基.一种新型的全数字锁相环[J].中国电机工程学报，2003，23(2)：37-41.

Implementation of variable PI parameter control digital phase-locked loop based on FPGA

All digital phase-locked loop (ADPLL)with self-sampling variable PI(proportional integral)parameter control was introduced. Compared with the traditional digital phase-locked loop， the phase-locked loop can automatically adjust the parameters according to the size of the phase error，improving the tracking;the adoption of PI control make the ADPLL steady state and have no error and low output jitter.Theoretical analysis， dynamic results of simulation and field programmable gate array(FPGA)experiments were presented，which show and verify that this ADPLL has wide tracking scope，fast tracking speed，excellent accuracy and flexible control characteristics，and can be used for fast synchronization occasion， such as new energy grid control and pulse width modulation rectifier(PWM).

all digital phase-locked loop (ADPLL);variable PI parameter control;field programmable gate array (FPGA);synchronized signal

TM 461

A

1002-087 X(2016)04-0906-04

2015-09-13

彭咏龙(1966—)，男，湖南省人，副教授，主要研究方向为电力电子在电力系统中的应用。