关于高速数字电路信号完整性和电源完整性问题的探究

张文

【摘要】 文章针对高速数字电路信号完整性与电源完整性问题进行了分析，希望能够为高速数字产品的研究人员提供一定的参考。

【关键词】 高速数字电路 信号完整性 电源完整性

一、前言

随着数字电路的快速发展以及电路工作频率的不断提高，高速数字电路系统越来越复杂，导致高速数字设备出现了越来越多的问题，例如信号路径或者返回路径上，由于受到阻抗突变等因素导致的失真与反射，影响了信号的完整性，解决信号完整性问题已经成为现代高速数字产品成败的关键因素之一。因此，文章针对高速数字电路信号完整性以及电源完整性问题的研究具有非常重要的现实意义。

二、高速数字电路信号完整性问题分析

1高速数字电路信号完整性的概念。信号完整性即信号的完整程度，具体来说就是信号由驱动端传输到接收端后波形的失真程度，其主要的作用是研究数字信号和互连线的电压电流波形相互作用时，其电气特性参数对产品性能的影响程度。串扰通常是由于导线之间的电磁耦合作用导致的，互感导致的耦合电压称之为感性耦合；互容导致的耦合电流称之为容性耦合，由于现代高速数字电路中存在非常密集的联想，导致走线自身和周围的轴线电磁场之间存在非常严重的耦合，如果串扰电压达到一定的数值，将会严重的影响高速数字电路信号的完整性；反射指的是当传输线的负载和特性阻抗不相配时，从驱动端发出的信号到达指定接收端后，会导致一部分信号沿着传输线反射回驱动端，导致信号波形出现畸变问题，严重的影响信号的完整性

2高速数字电路信号完整性问题的研究。文章采用信号完整性软件HyperLynx对串扰以及反射等影响信号完整性的因素进行分析，该种软件能够为高速数字电路信号完整性提供一个良好的分析环境，例如后仿真环境、前仿真环境等，能够实现从几十兆赫兹至几千赫兹电路信号的完整性，并且该种软件具有非常友好的截面，受到众多工程师的青睐。

1）串扰的仿真分析。过大的串扰会导致高速数字电路的误触发，影响信号的完整性。主要包括：（1）信号前沿的空间延伸，信号上升时间内信号速度与上升时间之间的关系表示为：RT×ν=d（公式1），公式中，v表示信号的速度；RT表示信号的上升时间；d表示上升时间的空间延伸；（2）信号前沿的饱和长度，信号从驱动端输出后，如果耦合区域长度超过了前沿的空间延伸，会导致偶和噪声值呈现饱和状态，达到一个相对稳定的状态，因此将等于信号前言的空间延伸的偶和长度当做信号前言的饱和长度；（3）感性偶和电流，感性偶和电流的公式表示为：

（公式2），公式中，LmL代表单位长度互感；I代表动态线上的信号电流；VL代表静态线上感性偶和噪声电压；（4）容性偶和电流，容性偶和电流的公式表示为： （公式3），公式中V为信号电压；Cm为前沿工件延伸长度上的偶和互容；IC为从动态线流到静态线上的总的容性偶和噪声电流。2）反射的仿真分析。反射信號量通常受到瞬态阻抗的影响，反射系数ρ为反射信号和入射信号的幅值之比，假设交界面之前的瞬态阻抗表示为Z1，交界面后的瞬态阻抗表示为Z2，则，其中Vinc为入射电压，Vrefl为反射电压。同时，采用点对点拓扑的通用端接策略和仿真分析以及远端RC端接策略与仿真分析，再采用一些降低发射问题的措施，能够降低反射对信号完整性的影响。

三、高速数字电路电源完整性问题的分析

针对高速数字电路电源完整性问题的研究，需要从以下几个方面进行：（1）PDNA的组成，PND组要包括芯片内半导体电源分配网络、封装电源分配网络、PCB电源分配网络、系统外配电网络等；（2）同时开关噪声，同时开关噪声最大值的表示公式表示为： （公式4），公式中VDD为电源电压；LP表示等效寄生电感；tr表示输入信号的上升时间；βn表示NMOS管的传导系数；n表示同时开关的单元个数；（3）采用目标阻抗法进行PDN去耦网络设计，目标阻抗的公式表示为（公式5），公式中，P表示平均功率；ripple表示允许的电压波动；Vdd表示系统的供电电压；Ztarget表示目标阻抗，采用目标阻抗法进行PDNA去耦网络设计的步骤表示为：确定目标阻抗、进行PCB板的频率扫描、确定相应的去耦电容。采用目标阻抗发设计的PDN去耦网络，能够尽可能的降低输入阻抗，并能够准确的判断哪些频点上存在电源噪声，并采取有效的措施进行处理。

四、结束语

总而言之，近年来数字高速电路设计频率在不断的提高，随着集成电路中各种功能电能数量的增多，互连线的数量也在不断的增加，这对高速数字电路信号的完整性以及电源完整性造成了一定程度的影响。文章针对影响高速数字电路信号完整性以及电源完整性的因素，希望能够为实际设计人员提供一定的参考。

参 考 文 献

[1]王海娜.高速数字电路中信号和电源完整性分析[D].郑州大学，2010，（6）.

[2]刘波.高速数字电路信号完整性与电源完整性的研究[D].西安电子科技大学，2011，（3）.