基于多锁相环技术的宽频带小步进低相位噪声频率源设计

赵怀松

(中国电子科技集团公司第50研究所，上海 200331)



基于多锁相环技术的宽频带小步进低相位噪声频率源设计

赵怀松

(中国电子科技集团公司第50研究所，上海 200331)

分析了锁相环基本工作原理和相位噪声，采用多环路PLL技术成功设计了一种1 000～2 000 MHz小步进、低相噪频率源。系统利用混频、分频的方法，有效降低输入参考频率源的相位噪声，并满足小步进锁相要求，再使用低分频比、大步进PLL实现最终的低相位噪声输出。经过实测，设计的合成频率源输出步进为10 MHz，相位噪声达到-120 dBc/Hz@10 kHz，满足设计要求。

频率合成；多环锁相；相位噪声

0 引 言

雷达、通信、电子战等信息系统的大量应用，使得现代战场电磁环境越来越恶劣。雷达干扰接收机作为雷达对抗系统的一部分，在强干扰条件下提取微弱有用信号的能力是检验其性能高低的重要指标。频率源作为雷达干扰接收机的“心脏”，其相位噪声指标直接影响了系统有效提取有用信号的能力。

弱小的有用信号与邻近的强干扰信号经接收机混频后会产生倒易混频现象，尤其对于大动态、高选择性的接收机，这种现象更加明显。如果频率源能够在较宽的覆盖频带范围内，全相参产生出低相噪的本振信号以及各种相参基准信号，那么可以有效减小倒易混频现象,可提升雷达干扰接收机在大动态、高选择性、宽频带捷变等方面的性能。

频率源有自激振荡源和合成频率源，数字锁相(PLL)式频率源是合成频率源的一种，其频率稳定度高，寄生杂波小，频谱纯，相位噪声低[1]。一般单环PLL的频率源相位噪声可以满足大多数条件下的使用，但对于大动态、高选择性的雷达干扰接收机，需要更低的相噪。本文采用多环路PLL技术，设计了一种极低相位噪声的频率源，相比于单环PLL，其相位噪声可提高至-120 dBc/Hz@10 kHz。

1 锁相环频率源基本原理

PLL频率源原理框图如图1所示，其主要包含参考源、鉴相器(PFD)、数字分频器(FD)、环路滤波器(LF)、压控振荡器(VCO)等。

VCO输出信号v0(t)经数字分频器，得到vb(t)=v0(t)/N,输入PFD，参考频率源输出的信号v1(t)经参考分频器分频后与vb(t)进行相位比较，产生相位误差电压vd(t),经环路滤波器滤除高频成分和噪声后的相位误差电压vc(t)，控制VCO，形成闭环反馈，使VCO输出的信号与输入信号的差拍频率越来越低，直至频差为零，环路进入“锁定”状态[2]。

图1 锁相环频率源基本原理

2 相位噪声的概念及度量

2.1 相位噪声的概念

理想的正弦波形在频谱上表现为单根谱线(如图2所示)，但经过噪声对主谱的随机调角，实际的信号频谱表现出裙摆效应(如图3所示)，其表达式为：

v(t)=V0cosφ(t)=V0cos[2πf0+Δφ(t)]

(1)

式中:Δφ(t)为相位噪声，它是由热噪声、散弹噪声以及闪烁噪声等引起的，会造成频率源输出信号的瞬时频率或相位的随机变化和起伏，是一个零均值随机变量。

图2 理想频谱

图3 裙摆效应

相位噪声造成的频率瞬时起伏dΔφ/dt称之为短期频率稳定(短稳)，是合成频率源考量的主要指标之一[2]。

2.2 相位噪声的度量

相位噪声在时域一般用阿伦方差来度量，其表达式为[3]：

(2)

(3)

式中:τ为取样时间;M为测量次数。

由于在时域使用阿仑方差分析相位噪声计算复杂，所以一般在频域中分析频率源的相位噪声，采用单边带噪声功率谱密度来表征。

功率谱密度SΔφ(fm)定义为：

(4)

式中:B为测试有效带宽;Δφ2为单一频率产生的噪声调相，定义为：

(5)

式中:Δφrms为Δφ(t)的统计值。

SΔφ(fm)的单位为rad2/Hz，其数学含义是Δφ(t)自相关函数的傅里叶变换，即：

(6)

定义相位噪声单边带功率谱密度L(fm)为：

(7)

式中:f0为频率源输出频率；PSSB(f0+fm)为f0+fm处的功率；Ps为主谱(f0)的功率;L(fm)的单位为dBc/Hz@fm。

可以证明，当Δφmax≪1 rad时:SΔφ(fm)dB≅3 dB+L(fm)dB。

时域的阿仑方差与频域的相位噪声谱密度之间的关系可以用下面的公式表达：

(8)

3 方案设计与相位噪声分析

3.1 指标分析

设计的合成频率源主要技术指标：

(1) 频率范围：1 000～2 000 MHz；

(2) 频率步进：10 MHz；

(3) 相位噪声：-120 dBc/Hz@10 kHz；

(4) 杂散抑制： -65 dBc；

(5) 谐波抑制： -30 dBc。

分析以上指标，其难点是需要在一个倍频程的带宽内，相位噪声达到-120 dBc/Hz@10 kHz。采用双模前置分频PLL频率合成器，分析其理论的相位噪声。

相位噪声主要由参考源、锁相环芯片、环路滤波器LF以及VCO引入。分析锁相环芯片环路带宽内的相位噪声，其公式为：

L(fm)=NP(1 Hz)+10lgfPD+20lgN

(9)

式中:NP(1 Hz)为鉴相器的1 Hz归一化基底相噪;fPD为鉴相频率;N为分频比，并有:

fv=NfPD

(10)

按照设计指标要求，选用ADF4108作为锁相环芯片，查询芯片数据表，可知其归一化基底相噪NP(1Hz)=-223 dBc/Hz，将输出频率2 000 MHz和频率步进10 MHz代入公式(9)和公式(10)，可以计算出L(fm)=-107 dBc/Hz，达不到指标要求。另外，LF和VCO也会对环路带宽内的相位噪声产生影响，实际相位噪声会更差。

因此在参考源和PLL芯片的噪声基底一定的条件下，不考虑环路滤波器和VCO对环路带宽内相噪的影响，决定单路PLL相噪的其实是fPD和N。在要求输出频率一定的条件下，提高fPD，降低分频比N是提高相噪的唯一手段。但由于本项目要求的fPD=10 MHz，相对输出频率其步进太小。为此，设计了一种多环路锁相环的方案，实现了小步进条件下极低相噪输出。

3.2 电路设计

为了达到指标要求，采用一种混频、分频的多环路锁相方案，其原理如图4所示[4]。

图4 多环锁相框图

PLL1和PLL2输出不同频率信号，经混频、滤波、分频后，作为PLL3的参考源。PLL1采用ADI公司ADF4108，其特点是集成鉴相分频器，可以小步进锁相，但噪声基底较高。如果只采用PLL1输出1 000～2 000 MHz，步进为10 MHz，那么之前分析表明，其相噪达不到要求。采用混频的方法，将PLL1的输出频率降低到100～530 MHz，那么其输出相噪可大大降低。PLL2采用HITTITE公司的HMC440QS16G，其特点是噪声基底较低，但不集成鉴相分频器，所以其步进频率就是输入的参考源频率。选择适当的输出频率，使其输出相噪符合要求。混频器的特点是不恶化相噪，PLL1和PLL2输出信号混频后的相噪由其中最差的相噪决定。PLL3使用的也是HITTITE公司的HMC440QS16G，同样其步进频率就是输入的参考频率165～193 MHz，分频比较小，因此可有效降低输出相噪。为了得到合适的输入参考源，在PLL3之前使用分频器(HMC705LP4)，将混频输出的频率十五分频，达到降低输入信号相噪的目的。PLL1的小步进锁相和PLL3的大步进锁相相互配合，达到指标要求的1 000～2 000 MHz输出频率范围，输出步进达到10 MHz。同时，由于PLL3的分频比小于分频器的分频比，使得PLL1的步进频率大于10 MHz，其分频比可以进一步较小，输出相噪相对也会降低。

3.3 相位噪声分析

3.3.1 参考频率振荡器

参考频率振荡器是整个合成频率源的心脏，在参考频率振荡器的相位噪声基底低于锁相芯片噪声基底的情况下，PLL的相位噪声与锁相芯片的噪声基底NP(1 Hz)有关系，否则锁相输出的相位噪声由参考频率振荡器的相位噪声决定，因此在选择参考频率振荡器时应选择相位噪声较低的，一般选择恒温晶振。选取的晶振相位噪声为-155 dBc/Hz@10 kHz。

参考频率振荡器的相噪估算公式：

L(fm)=Li(fm)+20lgN

(11)

式中:Li(fm)为输入的参考频率的相位噪声;L(fm)为最终输出的相位噪声;N为输出频率与参考频率的比值。

3.3.2 PLL1相噪分析

设计要求频率源输出的频率为1 000～2 000 MHz，即PLL3输出频率，PLL3的输入频率范围为165～193 MHz，其分频比NPLLS=6～11，分频器分频比ND=1/15。频率源要求输出频率步进fPDPLL3=10 MHz，那么负责小步进锁相的PLL1频率步进为：

(12)

计算可知fPDPLL1=13.6～25 MHz，PLL1的输出频率为100～530 MHz，因此PLL1的分频比NPLL1=4～39。

根据公式(11)可以计算晶振引入的相位噪声：L(fm)=L1(fm)+20lgN=-155+20lg(4～39)=-123.2～-142.9 dBc/Hz@10 kHz。

根据公式(9)可以估算PLL1噪声基底引入的最大相位噪声：

当fv=530 MHz，fPD=13.6 MHz时，L(fm)=PN(1 Hz)+10lgfPD+20lgN=-223+10lg(13.6×106)+20lg39=-119.8 dBc/Hz@10 kHz。

因此，PLL1的相位噪声主要由其芯片噪声基底决定，其单边带功率谱密度L(fm)=-119.8 dBc/Hz@10 kHz。

通过ADI的PLL仿真软件对PLL1相噪进行仿真，结果如图5所示。

图5 PLL1相噪仿真

仿真的过程考虑到了锁相环其他器件的影响，在输出530 MHz时其单边带相噪功率谱密度为-118.0 dBc/Hz@10 kHz，与估算值接近。

3.3.3 PLL2相噪分析

PLL2的输出频率fv=3 000 MHz。由于使用的HMC440QS16G没有集成鉴相分频器，其鉴相频率就是参考晶振的输出频率，即fPD=100 MHz。

根据公式(11)，计算参考晶振引入的相噪：L(fm)=Li(fm)+20lgN=-155+20lg3 000 100=-125.5 dBc/Hz@10 kHz。

根据公式(9)，计算HMC440QS16G噪声基底引入的相噪：L(fm)=PN(1 Hz)+10lgfPD+20lgN=-233+10lg(100×106)+20lg300 100=-123.5 dBc/Hz@10 kHz。

同理，PLL2的相噪估算值为-123.5dBc/Hz@10kHz。

通过HITTITE的仿真工具，仿真PLL2的相噪结果如图6所示。

图6 PLL2相噪仿真

仿真结果显示，PLL2在输出频率为3 000MHz时，其相噪为-123.4dBc/Hz@10kHz，与估算值接近。

3.3.4 混频器的噪声分析

理想混频器的噪声模型如图7所示。

图7 混频器相噪模型

输入射频(RF)和本振(LO)混频，经过带通滤波器后，得到：

Vicos(ωst+ωLt+Δφs+ΔφL)=VIcos(ωit+Δφi)

(13)

当相位抖动Δφs和ΔφL不相关时，输出相噪的功率谱密度是二者相加：

SΔφt(fm)=DΔφs(fm)+SΔφL(fm)

(14)

分析可知，混频器输入相噪和本振相噪相同时，输出相噪比输入相噪恶化3dB；二者不相同时，输出相噪由较差的一路决定。因此，采用混频是提高频率源输出频率，同时不恶化相噪的重要手段。如果混频器输入信号和本振信号相参，其混频后的相噪与二者之间的相关系数有关，并优于不相关信号混频。对于本文，输入与本振基于同一个参考晶振，属于相关信号混频。

基于以上分析，不考虑PLL1和PLL2输出信号的相关性，仅以其中最差的相噪作为混频器输出相噪，估算的结果应优于实际结果。

如图(4)所示，PLL1和PLL2输出信号经过混频滤波后取上边带，取PLL1在530MHz时仿真结果作为混频器输出相噪，即L(fm)=-118.0 dBc/Hz@10 kHz。

3.3.5 分频器的噪声分析

分频器的相噪理想数学模型如图8所示。

图8 分频器理想噪声模型

理想分频后的相噪为：

Δφ0(t)=Δφi(t)/N

(15)

式中:N为分频比。

分频器输出相噪为：

L0(fm)=Li(fm)-20lgN

(16)

由于分频器存在底噪(触发相位噪声)，实际输出的相噪可能达不到计算值。

如图4所示，分频器的输入噪声就是混频器的输出噪声，使用的分频比N=15，根据公式(16)，计算分频器输出相噪：L(fm)=Li(fm)-20lgN=-141.5 dBc/Hz@10 kHz。

本文使用的分频器为HMC705LP4，其单边带相位噪声为-153 dBc/Hz@10 kHz，小于上述计算值，因此不影响分频器的输出相噪。

3.3.6 PLL3的噪声分析

分频器的输出作为PLL3的参考频率源，频率范围为165～193 MHz，PLL3输出为1 000～2 000 MHz。PLL3使用的也是HMC440QS16G，没有集成鉴相分频器，因此其fPD=165 MHz～193 MHz，那么N=6～11。

根据公式(11)，计算参考频率源(分频器输出)引入的最大相噪：L(fm)=Li(fm)+20lgN=-141.5+20lg11=-120.7 dBc/Hz@10 kHz。

根据公式(9)，计算HMC440QS16G噪声基底引入的相噪：L(fm)=NP(1 Hz)+10lgfPD+20lgN=-233+10lg(193×106)+20lg11=-129.3 dBc/Hz@10 kHz。

取估算值较大者，即PLL3的相噪估算值为-120.7 dBc/Hz@10 kHz。

仿真PLL3的相位噪声，结果如图9所示。

图9 PLL3相噪仿真

仿真是在分频次数最大时(N=11)的结果，其相噪为-120.84 dBc/Hz@10 kHz，与估算值相近，验证了方案设计的可行性。PLL3的相位噪声即是设计的频率源相噪，其计算和仿真的结果表明方案满足设计要求。

3.4 多环锁定时间分析

低相噪会对PLL锁定时间产生影响。PLL的锁定时间可以表示为：

(17)

式中:Δf为起始频差，即起始频率和终止频率的差值;ξ为阻尼系数;Δ为频率最小误差;ωn为环路固有角频率[5]。

从公式可知，环路带宽越宽，锁定时间越短。PLL对NfPD具有低通特性，对环路带外的相噪具有抑制能力，环路带宽越窄越好；对VCO噪声具有高通特性，环路带宽越宽抑制能力越强[5]。由于本项目希望达到最佳的相位噪声系数而不重点考虑锁定时间，因此取闭环带宽内相噪电平与VCO相噪电平的交叉点作为最佳的环路带宽，其值一般不超过鉴相频率fPD的十分之一，否则可能会导致环路不稳定[6]。另外，本文设计的多环路PLL方案最后的PLL必须在前2个环路锁定后才能锁定，三者之间是串联工作方式，因此系统的锁定时间大于单环PLL锁定时间。

在对锁定时间有一定要求的应用场合，可以采取多种方法提高锁定时间，例如辅助鉴频、动态环路带宽、分频比调节等方法，对于使用电荷泵鉴相器的PLL，可以增大充电泵的增益，增加电荷泵电流，提高锁定速度。

4 测试结果

按照设计方案试制了合成频率源，并使用频谱仪对整机相噪系数等参数进行了测试，使用示波器对锁定时间进行了测试，结果如表1所示。

表1 合成频率源测试结果

测试结果表明，设计的频率源在1 811 MHz 时的相噪最大，但也满足系统指标要求；在1 000～2 000 MHz的输出频率范围内，其杂散抑制和谐波抑制等参数也能够满足系统指标要求。

5 结束语

本文针对大动态、高选择性雷达干扰接收机对频率源的要求，采用多环路PLL技术，成功设计了一种1 000～2 000 MHz小步进、低噪声合成频率源。系统利用混频、分频的方法，有效降低输入参考频率源的相位噪声，并满足小步进锁相要求，再使用低分频比、大步进锁相的PLL实现最终的低相位噪声输出。实测结果表明，设计的合成频率源输出频率步进为10 MHz时，其相位噪声达到-120 dBc/Hz@10 kHz，满足系统要求。本文介绍的方法对于不同频段的小步进低相噪合成频率源的设计具有一定的参考意义。

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Design of Wideband Little Step Low Phase NoiseFrequency Synthesizer Based on Multiple PLL Technology

ZHAO Huai-song

(The 50th Institute of CETC，Shanghai 200331，China)

This paper analyzes the basic operation principle and the phase noise of phase locked loop(PLL),uses multi-PLL technology to successfuly design a 1 000～2 000 MHz frequency synthesizer with little step and low phase noise.A mixer and a frequency divider are used in the synthesizer to reduce the phase noise of reference frequency source,and satisfy the request of little step phase lock,the final low phase noise signal is output by using the low frequency division ratio,large step PLL，through practical test，the output step of frequency synthesizer is 10 MHz,and the phase noise arrives at -120 dBc/Hz@10 kHz,which satisfies the request of design.

frequency synthesizer;multiple phase locked loop;phase noise

2015-06-01

TN974

A

CN32-1413(2015)04-0008-06

10.16426/j.cnki.jcdzdk.2015.04.003