多层印制板叠层设计对信号完整性的影响研究

申德骏，谭 超

（山东航天电子技术研究所 山东 烟台 264003）

高速电子器件和高速电路系统的普及使高速信号和器件的载体—高速印制板得到快速发展，由于航空航天工业对电子器件集成化、小型化、轻型化的需要，对高速电路系统的封装密度提出更高的要求，单、双层印制板由于可用空间的限制已无法满足高装配密度的要求，多层印制板以其高密度化、高性能和高可靠性在高速电路设计中得以广泛使用[1]。

如何保障信号的完整性是高速电路印制板设计中遇到的最普遍的问题，这引起越来越多的电子工程师的重视。在高速电路系统中，信号传输路径阻抗不连续会导致高速信号传输时出现反射、时延、串扰、衰减等现象[2]。印制板设计中影响阻抗不连续的因素很多，如印制板布局布线、过孔设计、叠层设计等，改进多层印制板的设计对提高信号完整性有不可忽略的作用。本文着重研究优化印制板叠层设计及其对改善信号完整性的影响。

1 信号完整性与多层印制板叠层设计

信号完整性是指信号经传输后仍能保持正确的时序、响应时间和电平的能力。信号经高速电路传输到达集成电路输入端，如果能够满足输入端对信号时序、保持时间、幅值等方面的要求，则该高速电路的信号完整性设计是成功的；如果信号经传输后出现反射、串扰、振铃、过冲或下冲等现象，并导致不能满足集成电路输入信号要求时，则该电路设计发生了信号完整性问题[3]。

多层印制板叠层设计对信号完整性的影响是通过设计控制印制板传输路径的特性阻抗信息来实现的。高速电路印制板设计已由单一的信号完整性设计转变为信号完整性、电源与地完整性和电磁兼容性三者的联合设计，合理的叠层设计可以有效调节多层板各层阻抗，保证各层阻抗的连续性，电源层、地层、信号层的分层能提高电源与地的完整性，同时多层板正确的分层 （对称）及平衡布线有助于屏蔽和抑制电磁干扰，所以说多层印制板叠层设计也利于印制板的电磁兼容性[4]。多层印制板更适合控制互连导线的阻抗，目前高速电路系统大多使用多层印制板，多层印制板由三层以上的分离导电图形经层压粘合压制而成，内层为双层板，双层板中间是基板，各层由铜箔板组成，层间以绝缘材料相隔[5]。印制板特性阻抗设计中的传输线结构主要考虑微带线和带状线两种，最常使用的微带线结构有4种：表面微带线、嵌入式微带线、带状线、双带线，以下是这4种基本类型的传输线特性阻抗计算公式。

其中，εr是介电常数，w是导线宽度，t是基板厚度，h是填充层厚度，c是绝缘材料厚度。

由上面4组公式可以看出，多层印制板信号层导线阻抗随着介电常数、导线宽度、基板厚度、填充层厚度、绝缘材料厚度变化而变化，印制板的上述设计参数均会影响印制板信号线在各层之间阻抗的连续性，进而导致由于阻抗不连续引起的信号反射和失真现象。

下面通过对阻抗连续叠层设计和未进行阻抗连续设计两种情况下信号经多层板到达集成电路输入端的波形分析对比，来验证印制板的叠层设计对信号完整性的影响，波形分别如图1和图2所示。

图1 阻抗连续接收端波形Fig.1 Receiver waveform of continuous impedance

图2 阻抗不连续接收端波形Fig.2 Receiver waveform of discontinuous impedance

对比图1和图2中的波形可以看出，相同输入信号在阻抗不连续叠层印制板的接收端波形明显变差，主要表现为由于阻抗不连续引起信号反射和振铃，过冲和下冲明显增大，信号容限小，存在多次跨越门限电平的隐患。

2 工程应用及仿真分析

多层印制板在航空航天领域高速电路系统得到大量应用，文章以综合电子设备中的中央处理模块应用为例进行分析说明。

中央处理模块是综合电子设备的核心模块，完成遥测采集、指令发送、串行通讯等模块的控制和管理功能，中央处理模块主要由以ERC32芯片为核心的计算机最小系统，辅以外围的接口电路组成。由于卫星轻小型化的需要，综合电子设备外形尺寸在5U左右，中央处理模块印制板尺寸在240 mm*190 mm左右，印制板上器件数量较多，有30只左右的分立元器件，印制板器件布局密度很大。同时考虑电磁兼容性的关系，印制板顶层和底层需要尽可能少布线和铺铜处理，这会给后续布线带来很大难度，两层布线的方案无法实现。

设计将内层信号层数增加到4层，则印制板最终设计为十层板，包括两层电源层、两层地层、四层内层信号层、顶层及底层，叠层顺序从上到下依次为：Top、GND1、S1、POWER1、S2、S3、POWER2、S4、GND2、Bottom， 其中 Top 为顶层，Bottom为底层，S表示信号层，GND表示地层，POWER表示电源层，内电层的叠层排布主要考虑对EMC的屏蔽作用。中央处理模块印制板选用刚性印制板，层数为十层，板厚2 mm，基材为FR-4，十层板的介电常数为3.8 F/m，介质损耗为0.019，铜箔厚度35μm。需要说明的是，上述参数虽然对印制板各层阻抗影响较大，但为刚性印制板固有参数，一般不需要更改，设计中涉及的参数主要为绝缘材料厚度、填充层数、基板厚度和信号层布线宽度，通过设置这4个参数来实现调节各信号层阻抗值以达到阻抗连续的目的。

利用Cadence Allegro软件得到该十层印制板各信号层阻抗值信息，如图3所示。

通过图3可以看出，采用阻抗连续设计的十层印制板各层间阻抗值均在48～50Ω之间，阻抗一致性良好，符合普通刚性板45～55Ω间阻抗连续的要求，相邻叠层间阻抗差的绝对值也能控制在10%以内，而相同类型的十层印制板未考虑阻抗连续设计时，则各层间阻抗值为43～76Ω不等，不满足普通刚性板的阻抗连续的要求，如图4所示。

对该十层印制板在进行阻抗连续设计和未进行阻抗连续设计两种情况下进行信号完整性仿真试验。使用的仿真工具是Cadence 15.5.1中的信号完整性工具Sigxp，仿真前需对高速电路系统进行建模。有源器件的常见模型有SPICE模型和IBIS模型[6]，SPICE模型包含了元器件的具体特征和工艺技术的有关信息，但很多厂家不愿意提供SPICE模型；IBIS模型提供了一种定义输入与输出驱动源的V-I和V-t特性响应的标准文件格式，在I/O非线性方面能够提供比结构化方法更快的仿真速度，更适用于多层板信号在反射、振铃、过冲、下冲、阻抗不匹配等方面的完整性仿真，而且该模型不会泄露元器件的任何技术信息，更易从半导体厂商处获得，文中使用IBIS模型进行仿真分析。

选取对信号完整性比较敏感的数据线信号作为仿真对象。本文涉及的ERC32芯片有32位数据线，中央处理模块使用其中低16位，由于该16位数据线在多层印制板的布线长度、布线宽度、布线间距、布线方向控制及换层过孔处理等方面大致相同，所以在16位中任意选取一位数据线信号进行仿真，通过Sigxp得到该数据线拓扑结构如图5所示。

图3 采用阻抗连续设计后的十层印制板阻抗信息Fig.3 Ten layers PCB impedance information of continuous impedance design

图4 未采用阻抗连续设计十层印制板阻抗信息Fig.4 Ten layers PCB impedance information of discontinuous impedance design

图5 数据线拓扑结构Fig.5 Data line topology

对数据线信号分别进行阻抗不连续和阻抗连续两组情况的仿真，输出波形如图6和图7所示。

由两组仿真波形分析可以看出，阻抗不连续的仿真波形过冲和下冲明显增大，下冲幅值达到-2 V左右，而一般CMOS器件的供电范围为-0.8～+6 V，此时的信号波形过冲和下冲幅值超出芯片供电范围，过大的过冲和下冲会损伤甚至毁坏接口器件；此外，波形的振铃现象在阻抗不连续时也比较明显，表现为信号容限小，高电平有较大的凹坑，低电平有较大的凸起，当这些凹坑和凸起接近阈值时[7-8]，容易造成接收端的误读误判，产生逻辑错误，而产生上述现象的原因是信号传输路径特性阻抗不连续引起的。阻抗连续的仿真波形上升沿过冲和下降沿下冲幅值较小，信号的单调性也比较好，不存在多次跨越门限电平的问题，属于信号完整性较好的波形。

3 结束语

文中分析了高速电路设计中存在信号完整性问题的原因，提出了在工程设计中通过调整叠层设计参数实现阻抗连续以保证信号系统完整性的方法，通过Cadence软件得出数据线信号的拓扑结构，对电路数据线信号进行了与信号质量相关的设计仿真及优化。实践证明，通过优化多层印制板叠层设计，可以有效的防止反射、过冲、下冲和振铃等信号完整性问题对高速电路产生的影响，从而提高信号在高速电路中的传输质量。

图6 数据线仿真波形-阻抗不连续情况Fig.6 Simulation waveform of data-discontinuous impedance

图7 数据线仿真波形-阻抗连续情况Fig.7 Simulation waveform of data-continuous Impedance

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