嵌入式系统功率输出通道可靠性设计

2014-07-16刘帅等

电脑知识与技术 2014年14期

刘帅等

摘要：以嵌入式系统功率输出通道的一般模型为基本架构，结合嵌入式系统常用电源供电链路拓扑，系统地分析了影响输出通道可靠性的因素和原理，给出了实用的解决方法和具体技术措施。以基于IGBT的H桥逆变电力系统为例，给出了高可靠性功率输出通道的设计实现，该系统已成功应用于海洋可控源电磁探测（CSEM）项目中，实践证明，给出的功率输出通道高可靠性设计技术措施可有效地提高控制器的可靠性。

关键词：嵌入式系统；输出通道；可靠性设计；可编程逻辑器件；硬件复位

中图分类号：TP368 文献标识码：A 文章编号：1009-3044（2014）14-3405-05

Abstract： Based on the general model of power output channel in embedded system and link characteristics of power supply， the factors and principles that affecting the reliability of output channel are analyzed and practical solutions and technical measures are put forward. A kind of IGBT H bridge inverter power system using High reliable power output channel has been used in controlled source electromagnetic method （CSEM） project and in practice the high reliable power output channel has proved a effective way to improve the reliability of the controller.

Key words： embedded system； output channel； reliability design； programmable logic device； hard-ware reset

1 概述

可靠性设计是嵌入式系统设计中十分重要的内容，所采取的可靠性技术措施决定了控制系统的成败，而功率输出通道的可靠性则在相当大程度上决定着整个控制系统可靠性。

影响功率输出通道可靠性的因素主要有三个方面：1）系统电源上电、掉电、低电压跌落过程中，控制器（MCU/FPGA）处于非工作状态（没有唤醒），其输出控制端口电平状态的不确定性会导致被控对象误动作；2）对于多路输出通道之间有严格时序逻辑约束的控制系统，传统的MCU软件逻辑约束方法往往难以实现可靠快速的逻辑保护；3）在实际应用中，输出通道过载、短路情况难以避免，会造成输出器件过热损坏，甚至系统崩溃。

因此，控制器非工作状态的输出控制端口默认电平状态钳位技术，多路输出通道之间的非软件逻辑约束技术，以及输出通道异常时的实时诊断与快速响应保护技术等可靠性保障技术措施是嵌入式系统功率输出通道可靠性设计的关键。

2 控制器非工作状态的输出控制端口钳位技术

2.1 嵌入式系统电源供电分析

嵌入式系统输出通道和电源系统供电链路拓扑如图1所示，总电源VP经过逐级变换给各个模块供电，电源建立顺序为VP→VDD→VCC，电源掉电顺序为VP→VDD→VCC，即系统上电时VCC最后一个达到额定值，系统掉电时VCC最后一个从额定值开始跌落。

输出通道的控制核心有两种常用模式，一是利用通用MCU和CPLD协同设计，MCU负责程序控制算法，CPLD负责时序逻辑；一是利用FPGA搭建SOPC系统，单片FPGA内部集成MCU和数字逻辑并行处理模块。

控制核心上电特点：1）通用MCU，电源回路中存在不同容量的滤波电容[1]，其上电过程所需时间一般为1～100ms（上电延时），当电压达到工作电压，时钟振荡器启动（包括偏置、起振、锁定和稳定），时钟启动过程一般需要1～50ms（起振延时），MCU每次上电复位所需的最短时间应该不小于上电延时和起振延时之和[2]；2）CPLD，采用EEPROM或FLASH编程，上电无需从外部存储器引导配置文件，系统配置耗时200～450us；3）FPGA，基于SRAM工艺，掉电易失，其配置信息存放在非易失外部存储器件（Flash、EEPROM），上电后需要引导配置文件，系统配置过程需用时200ms～2s[3]。

输出通道的驱动电路一般采用模拟电路实现，图2给出了采用三极管的驱动电路。在控制核心尚未进入正常工作状态时，驱动电路便在十几纳秒内建立了静态工作点，其驱动输出直接受控于其输入控制信号。

嵌入式系统的功率输出通道的上电时序示意图如图3所示。系统上电时，驱动电路最先供电，此时模拟电路静态工作点尚未达到正常，数字电路逻辑尚未建立，驱动电路输出信号状态不确定。驱动电路供电稳定后，由于控制核心供电尚未完成，输入控制信号输出状态不确定，从而驱动电路输出信号状态也是不确定的。当控制核心供电稳定后，要经过一系列的配置过程才能实现用户程序或逻辑的正常工作。若控制核心采用MCU和CPLD相结合的设计方法，在t1时刻之前，驱动电路输出信号状态不确定或钳位到控制器默认状态；若采用基于FPGA的SOPC 作为控制核心，在t2时刻之前，驱动电路输出信号状态不确定或钳位到控制器默认状态。因此，系统上电过程中，存在驱动模拟电路上电过渡过程和控制器上电过渡过程，在过渡过程中存在驱动信号状态不确定问题。

嵌入式系统采用图1所示的串联供电方式，掉电时模拟电路优先掉电，控制核心电源最后掉电，存在控制器电源掉电过渡过程，在控制器掉电过渡过程中存在驱动信号状态不确定问题。endprint

嵌入式系统正常工作过程中的电源电压异常跌落的情况同时包含了系统上电和掉电的过程，同样存在系统电源过渡过程中驱动信号状态不确定的问题。

2.2 系统电源上电、掉电、低电压跌落过程的可靠性设计方法

针对系统电源上电、掉电、低电压跌落过程中的功率输出通道的驱动信号失控的可靠性技术措施如下所述：

1）控制器输出控制端口外接上拉或下拉电阻，将控制器上电复位期间的输出端口钳位为高电平或低电平。

2）驱动电路输出端口与RC充电电路构成与逻辑，上电时输出端口被钳位一定时间的低电平，低电平维持时间与RC充电时间相关。驱动电路输入端口与复位芯片构成与逻辑，上电时复位芯片钳位输入端口一段时间的低电平，电源稳定后复位芯片释放钳位操作。掉电时，复位芯片在几十微秒内拉低驱动电路输入端口信号，防止驱动电路误动作。即使电压跌落至1V时，复位芯片依然可靠输出，而此时外围电路已经停止工作。

3）驱动电路控制端口设计锁存器，与复位芯片输出构成与逻辑，复位芯片的输出作为锁存器的清零信号。复位时间结束，锁存器依然可靠封锁驱动信号，待控制核心解锁后，才可实现驱动电路的驱动控制。

3 多路输出通道之间的非软件逻辑约束技术

多输出通道的协同工作在嵌入式系统中占有非常大的比重，如常用的桥式全控整流、H桥逆变都需要多通道脉宽调制（Pulse-width modulation，PWM）技术的协同工作来实现[4]。

图5-b中给出了H桥单桥臂的逻辑约束真值表，PWM1、PWM2驱动信号不可以同时为高电平，否则会导致H桥直通故障，然而MCU的输入信号pwm1、pwm2很难通过软件约束来保证不会出现都为高电平的情况，所以必须通过外加互锁逻辑来保证即使输入信号都为高电平也不会导致驱动输出信号都为高电平，从而防止H桥直通。

另外需要确保PWM驱动信号快速关断，延迟导通。如图5-d所示，t1～t2为上下桥臂的死区时间，死区时间由图5-c中的死区电路RC充电时间来决定，充电时间常数越长，死区时间越大，越不容易产生直通故障，但是相应的可调占空比会减小，所以死区时间的长短需要折中考虑。

单独采用MCU的设计方式，互锁逻辑由通用数字芯片实现；采用MCU和CPLD的协同设计方式，互锁逻辑由CPLD实现；采用FPGA的SOPC系统设计，互锁逻辑由FPGA的逻辑设计部分实现。

采用FPGA和CPLD进行多输出通道逻辑设计的优点如下[5]：

1）工作时钟频率高，可达上百兆，完全满足高速PWM设计要求。

2）数字逻辑不仅仅支持模块化搭建，而且支持Verilog、VHDL语言编程，灵活性更强，方便程序移植，通用性高。数字逻辑可封装成IP核，方便系统调用和集成。

3）所有逻辑可由一片FPGA或者CPLD实现，与传统数字芯片相比，大大简化外围电路设计，降低成本，节省电路空间，方便布局布线。

4 功率输出通道对故障信号的高速响应

MCU为串行工作模式，即任意时刻只能执行一个操作，系统出现故障时一般采用中断处理。但是对于一些需要高速响应的场合，例如短路，过流等故障，仅仅利用MCU的中断操作无法满足要求，需要通过搭建数字逻辑来实现对故障信号的高速响应，如图6所示。

负载RL的电流监测信号V_IM与保护阈值Vpro相比较，当发生过流或者短路故障时，V_IM>Vpro，比较器瞬间拉低。D触发器监测到下降沿之后输出高电平的故障信号fault给MCU，同时经过非门后直接与pwm1～4进行与操作，关闭PWM1～4输出信号。整个过程完全由硬件电路实现，可以实现故障信号的高速响应。当MCU监测到fault信号后，进入中断进行后续的处理工作，待故障解除后，发送clr清零信号，清除fault信号，系统正常运行。故障处理逻辑电路部分在通用数字芯片、CPLD、FPGA中实现均可。

由于故障信号的高速响应由逻辑电路实现，设计人员便可以把精力放在MCU的算法层面，而不需要花太多的精力去考虑如何优化程序架构，中断优先级的划分和中断嵌套等问题。在增加了系统可靠性的同时，降低了设计难度，缩短了开发周期。

5 IGBT H桥逆变功率输出通道设计实例

5.1 系统构成

图7给出了H桥逆变系统输出通道设计框图，包括主回路和控制回路两部分。

1）主回路介绍

输入2000V/400Hz交流电，经过电力二极管不控整流，电容滤波后变为2400V左右的高压直流电，经过IGBT构成的H桥逆变电路变为峰峰值4800V/2KHz的交流方波，根据变压器变比不同，输出频率2KHz、不同幅值的交流方波。电流互感器I1～I3、电压互感器U1～U3用来监测主回路上的电流、电压。

2）控制回路介绍

a）控制核心：采用MCU和CPLD协同设计方案，MCU负责程序算法，CPLD负责时序逻辑。

b）监测、驱动电路：包括PWM信号驱动电路、VL复位信号驱动电路、IGBT驱动板。

5.2 功率输出通道可靠性实现

1）系统上电和低电压跌落保护

复位芯片实现系统上电复位和低电压跌落时驱动信号复位，RC延时电路实现上电复位，CPLD内部锁存器解决复位芯片超过复位时间窗之后的信号封锁问题。

以PWM信号驱动为例：

系统上电时，R1C1构成上电延时电路可以将PWM信号INA1暂时拉低，维持时间与R1C1参数选择有关。

复位芯片采用MAX809，这是一款低电平有效的复位芯片。在供电电压上升至+3.3V之后的140ms内，输出RESET信号一直维持低电平。由于死区电路输入信号和RESET信号通过二极管构成与逻辑，当RESET信号为低电平时，比较器的同相端输入约为0.3V（考虑到二极管导通压降），小于Vref1基准电压，比较器输出为0V，INA1输出信号拉低。复位芯片经过140ms后释放控制权，此时锁存器将驱动信号锁死，等待触发脉冲CLK解锁。endprint

由于MAX809的供电电压范围与MCU供电电压范围相近，可以采用同一路电源供电。以STM32F系列的MCU为例，当核心电压VCCINT跌落至1.4V以下，MCU的功能将无法得到保障。可以选取门限阈值为2.32V的MAX809SN232作为复位芯片，当VCCINT降低至2.32V以下时，复位信号RESET在10us以内就会拉低至0V，保证在MCU失控之前就锁死输出通道。复位引脚下拉电阻的存在，保证了即使VCCINT跌落至1V，RESET信号仍然能够可靠拉低。

2）多输出通道严格时序逻辑实现

CPLD内部的互锁逻辑和外围死区电路可以实现PWM驱动信号之间严格的时序逻辑关系，避免H桥直通故障。

3）故障信号高速响应

互感器监测信号与保护阈值电压进行比较，一旦超过安全阈值，比较器LM293在1.3us内拉低至0V。故障锁存器监测到下降沿后立即产生fault信号上传给MCU，同时经过非门直接与四路pwm信号进行相与逻辑操作，瞬间关断PWM驱动信号。

6 结束语

通过分析功率输出通道模型存在的隐患，针对各组成部分提出高可靠性优化设计方案。复位芯片、RC延时电路以及上电锁存器解决了系统上电和低电压跌落失控问题；可编程逻辑处理单元实现了多输出通道之间的严格时序逻辑关系；FPGA/CPLD并行运行模式实现多种故障信号综合高速处理。IGBT H桥逆变系统的方案实例设计，证实了高可靠性功率输出通道设计的可行性。

参考文献：

[1] 刘宝明，苏培培.高功耗嵌入式单板计算机的电源设计与实现[J].计算机工程与设计，2012，33（3）：941-945.

[2] 杨冠群.节电设计中掉电状态MCU的复位唤醒速度[J].微计算机信息，2005，21（8）：72-74.

[3] 纪斌.XilinxFPGA上电时序分析与设计[J].电讯技术，2012，52（4）：591-594.