高性能晶体振荡器及频率校准电路设计

鲍钰文　徐瑶　张金辉　高云

摘 要： 设计了一种高性能Pierce晶体振荡器及频率校准电路。采用耗尽型NMOS管实现低功耗的1.5 V基准电压，晶体振荡电路采用基准电压供电，降低了振荡器的功耗同时提高输出频率的精度。为了进一步提高输出频率的精度，芯片内部集成熔丝修调电路，通过校正晶振负载电容，实现芯片封装后振荡电路输出频率的校准，校准范围为（-52.216 ppm，54.962 ppm），校准最大步长为3.723 ppm。增加数字方式校准电路，在具有温度检测功能的系统中，可以扩展实现计时的温度补偿功能，提高芯片的计时精度，校准范围为（-189.100 ppm，189.100 ppm），校准步长为3.050 ppm。电路在0.5 μm?5 V CMOS工艺上实现。整个时钟芯片版图面积为0.842 mm×0.996 mm。

关键词： 晶体振荡器； 耗尽型NMOS管； 基准电压供电； 内置晶振； 高精度频率校准

中图分类号： TN492?34 文献标识码： A 文章编号： 1004?373X（2014）09?0148?06

0 引 言

石英晶体具有极其稳定的谐振特性和非常高的品质因素[Q，]因此以石英晶体振荡器为核心的振荡电路工作频率既稳定又精确，其被广泛应用于时钟、监控、通信类电子产品中。目前时钟日历芯片几乎都使用32.768 kHz晶体振荡器，为了便于集成，芯片设计大多采用Pierce电路结构。小型化、低功耗、高精度一直是这类芯片的发展和研究方向，例如为降低振荡电路的功耗和减小工作电压变化对输出频率精度的影响，振荡电路可以采用固定工作点的方式（恒流源或恒压源），增加振幅控制电路[1?4]。由于石英晶体对温度敏感，设计温度补偿电路提高输出频率精度等[5?8]。目前随着芯片封装技术的发展，国内已有封装厂可以实现将芯片管芯与石英晶振的混合封装，且混合封装的优势明显：芯片内置石英晶振，减少外部器件数量，用户不用再考虑晶振的布局和走线，使得设计更加紧凑可靠，可以做到小型化和高可靠性；降低了外界环境（湿度，污染等）以及布线上的寄生阻抗与寄生电容对输出频率精度的影响，可以提高输出频率的精度；为用户节省选择匹配的晶体所花费的精力和时间。因此在对输出时钟精度要求高的产品（如智能电表、通信类芯片）应用中，内置晶振的实时时钟日历芯片有着巨大的市场前景[9]。但是石英晶体的参数不可避免的会随着制作工艺的漂移而发生变化，内置石英晶振并不能解决晶振固有参数变化、温度的变化以及芯片封装管脚的寄生电容等对输出频率的影响。针对上述不足，本文设计了改进的方案：采用耗尽型MOS管获得极低功耗的基准电压为Pierce振荡电路供电，降低振荡电路的功耗，提高输出频率的精度；设计了芯片封装后修调晶振负载电容的电路，可以使芯片在出厂前得到精确的校准（称为模拟方法校正），消除晶振固有参数变化和芯片封装管脚的寄生电容对输出频率的影响；设计了芯片内部计时精度校正功能（称为数字方法校正），在具有温度检测功能的系统可根据温度变动对计时精度修正，实现计时的温度的补偿，从而提高计时精度。采用该设计可以获得高性能的时钟日历芯片，且对于内置石英晶体芯片的设计具有重大意义。

1 电路设计

1.1 石英晶体振荡电路设计

图1为设计的石英晶体振荡电路，主要由基准源和Pierce振荡电路两部分构成。基准源输出[VREF]为恒定1.5 V电压，该电压作为Pierce振荡电路的供电电压。采用恒压源给Pierce振荡电路供电，可以使振荡电路不受输入电压变化的影响，提高振荡输出频率的精度，同时降低了振荡电路的供电电压，达到降低振荡电路功耗的目的。

图1 石英晶体振荡电路

图1中MDEP为耗尽型的NMOS管，其栅端和漏端与系统地相连，阈值电压为[VTHDEP，]因此可以得到流过MDEP管的电流[IDEP]为：

[IDEP=12μDEPCOXDEPWDEPLDEPV2THDEP] （1）

MP1与MP2构成电流镜，且宽长比相等，因此流过MN1的电流与流过MDEP的电流近似相等，得到基准源的输出电压[VREF]为：

[VREF=1+R1R2VgsN1=1+R1R22IDEPLN1μnCOXWN1+VTHN1] （2）

MDEP和MN1都为N型的MOS管，可以认为[COXDEP=COX，][μDEP=μn，]且它们具有相同的温度系数。将等式（1）代入等式（2）中可以得到基准输出电压的表达式：

[VREF=1+R1R2-WDEPLN1LDEPWN1VTHDEP+VTHN1] （3）

MDEP和MN1的阈值电压都具有负温度系数，因而通过调整两管的宽长比的比值以及电阻[R1]和[R2]的比值，可以得到具有零温度系数的基准电压。该设计与常见的带隙基准电路相比，无需三极管，电流由耗尽型的NMOS管确定，很容易得到具有极小静态电流的基准电压源[10?11]，且结构简单，无需启动电路，占用芯片面积小，非常适合应用在对功耗要求十分严格的时钟芯片设计中。

图1中振荡电路部分，是典型的Pierce振荡电路。[RF]是反向放大器的负反馈电阻，该电阻阻值必须足够大从而增加频率的稳定性和降低振荡电路的功耗。图中[RF]约为100 MΩ，为了减小芯片的面积，设计采用MOS管实现。[CL1]与[CL2]构成晶振的负载电容，[Q]为石英晶体。

1.2 模拟方法校正的原理与实现电路

每个石英晶体的出厂频率与理想频率之间会存在一定的频率偏差，实际应用中的一些杂散电容，如芯片PAD电容和PCB上的布线寄生电容等都会对输出频率的精度产生影响。为了提高时钟晶体振荡器电路输出频率的精度，可以通过调节频率牵引量，来校正输出频率。

晶体振荡电路的实际输出频率与晶体的固有串联谐振频率之间存在一定的频率牵引量，频率牵引量[p=ω-ωsωs，]式中[ω]是实际输出频率，[ωs]是晶振的固有串联谐振频率。频率牵引量与负载电容存在如下关系[12?13]：

[p=Cs2C0+CL1CL2CL1+CL2] （4）

式中：[C0]是晶振的静态电容；[Cs]是晶振的固有串联谐振电容；[CL1，][CL2]是晶振两端的电容，其串联值称为晶振的负载电容。当出厂频率与理想频率之间存在一定的偏离时，可以通过校正晶振的负载电容，得到精确的输出频率。实际应用中[CL1，][CL2]通常采用芯片内部集成的方法实现，该方法简单、集成度高，但是使用时必须选择与集成的负载电容相匹配的晶振。[CL1，][CL2]也有采用一个集成，另一个为外接可调电容，这样会使集成度降低，成本增加，虽然可以获得更精确的振荡频率，但是用户使用极不方便。为此本文设计了熔丝修调晶振负载电容的方法。该方法的实现电路如图2所示。

图2（a）是晶振负载电容修调控制电路，芯片中有7个相同的修调控制模块，B6～B0分别为它们的输入信号， B7是预修调控制信号，TEST是输入熔丝熔断控制信号，其输出分别是F6～F0和F6N～F0N。输入信号通过I2C接口写入芯片内部寄存器。fuse为多晶硅熔丝，[V1]是一确定电压，使MN2管导通并产生恒定的很小电流。

图2 晶振负载电容修调控制电路及修调方案

图2（b）是晶振负载电容修调的设计方案，TG是传输门，通过控制传输门的导通与截止，达到增加或者减小负载电容的目的。7个传输门分别由修调控制电路的输出F6～F0和F6N～F0N控制，[CL1]的最小变化量为[C1，][CL2]最小变化量为[C2。]修调控制方式见表1。

当芯片上电时，上电复位信号使寄存器TEST位，以及B7～B0复位为0。修调控制电路输出F6～F0都为0，F6N～F0N都为1，传输门T5～T0导通，T6截止，因此电容[CL1，][CL2]的初始值分别为[CX1，][CX2+4C2，]其变化范围分别为[（CX1，CX1+15C1），（CX2，CX2+7C2）。]

当预修调控制信号B7由0变为1时，进入预修调模式，修调控制电路输出F6～F0与输入信号B6～B0相同，F6N～F0N与B6～B0相反。当输入信号B5～B0是高电平时，使其控制的传输门T5～T0导通，晶振负载电容[CL1，][CL2]增大。而当B6是高电平时，T6截止，使负载电容[CL2]减小，所以B6为负载电容调整的符号位。B6为高电平时，调整可以使负载电容小于最初设定值，B6为低电平时，调整使负载电容大于最初设定值。在内置晶振芯片完成封装后，可以通过预修调模式找到最合适的负载电容。

表1 电容修调控制方式

[TEST＼&B7＼&模式＼&0＼&1＼&预修调＼&1＼&1＼&熔丝熔断＼&1＼&0＼&无效＼&0＼&0＼&正常工作＼&]

接着使熔丝熔断控制信号TEST由0变为1，芯片进入熔丝熔断模式。如果修调控制电路的输入信号B6～B0为高电平，将使MN1导通，其宽长比足够大，能提供足够的电流使熔丝熔断。在熔丝熔断完成后，由于MN2的下拉作用，A点输出为低电平，使输出F6～F0与预修调时的值相同，完成校正。如果芯片再次上电，F6～F0的值会一直保持修调后的输出值。

这种模拟方法校正输出频率最主要的优点是：芯片封装后可以对输出频率进行校正，消除晶振固有频率偏差以及杂散电容对输出频率的影响，能够同时做到高集成度与高精度的结合。当再次上电后，芯片能保持校正后的输出频率，为进一步的温度补偿奠定基础。非常适合内置晶振芯片的校正，确保出厂的每颗芯片都有具有高精度的输出频率。

1.3 数字方法校正的原理与实现电路

数字方法校正是通过晶体振荡频率在分频的过程中增加或减少计数脉冲来实现的。可以实现考虑季节因素调整计时精度，提高整年内的计时精度，在具有温度检测功能的系统中，可以扩展实现计时的温度补偿，使用这一功能可以进一步对芯片的计时精度进行校准。

数字方式校准的原理图如图3所示。振荡器的理想输出频率为32.768 kHz，通过15级二分频后得到周期为1 s的方波。当系统检测温度或者直接检测振荡输出频率时，确定每秒需要校准的时间为[Δt] μs，从而通过设置校准寄存器的存储值，确定分频电路中增加或减少计数脉冲的数量[n，]调整计时精度，但是它不能改变晶体振荡器的输出频率。

设数字方式校准周期为[N]s，校准脉冲周期为[tOSC，]每个校准周期校准量为[±ntOSC] μs， 得到增加或减少的计数脉冲的数量[n=NΔttOSC。]本文设计采用[N=]20 s，[tOSC=232 768 s，][n]通过校准寄存器设定，最小变化量为1，所以校准分辨率[Δs]为：

[Δs=tOSCN=3.05×10-6=3.05 ppm] （5）

图3 数字方式校准的原理图

因此设计的数字方式校准能够以3.05 ppm的精度单位调高或调低计时精度。设计校准寄存器内的存储值为符号化的7位2进制数，且负数以补码形式表示，最高位BT6为符号位。设BT5～BT0的值为[K]（二进制数），当存储值为负数时，每个校准周期计数减少（K-1）反（负数的原码）个校准脉冲周期，当存储值为正数时，每个校准周期计数增加（K-1）反个校准脉冲周期。

数字方式校准具体实现电路如图4所示。[tOSC]是校准脉冲信号，BT6～BT0是校准寄存器的输出，S10是校准周期信号，DFF7?DFF1构成计数器（分频电路）。计数从（0000000）2开始计数，当计数器DFF6～DFF1计数并达到设定的值[K]时，六输入或非门NOR_6输出高电平，使RS触发器输出端（A点）变为高电平。如果S10已由低变成高电平，触发器DFF9输出端（B点）输出高电平，这时产生低电平复位信号（C点），使触发器DFF6～DDF2复位。如果符号位BT6为1（负数），将同时使触发器DFF1输出复位，DFF7输出置位，计数器跳变到（1000000）2后接着计数，使计数减少[2n-K]（等于（K-1）反）个校准脉冲周期。如果符号位BT6为0（正数），将同时使触发器DFF1输出置1，DFF7输出清零，这时计数从新从（0000001）2开始计数，计数增加（K-1）（等于（K-1）反）个校准脉冲周期。当K值为（000000）2或者（000001）2时，CTR1输出高电平，电路不进行计时校正，所设计的校准脉冲数目n的范围为（-62，62），计时校准范围为（-189.1 ppm，189.1 ppm），具有较大校正范围，高的校正精度。

2 电路仿真结果与分析

2.1 基准电路仿真与分析

仿真采用0.5 μm?5 V CMOS工艺模型，电源电压设定为3 V，温度为25 ℃，仿真工具是Spectre，图5为基准源输出电压[VREF]及其消耗电流[IREF]随电源电压的曲线。从图中可以看出当电源电压达到1.5 V后，基准源开始正常工作，输出电压为1.499 4 V，在输入电源电压范围（1.5～5 V）内具有很好的稳定性，且电路正常工作只消耗344.86 nA的电流，基准电路具有极低的功耗。图6为基准输出电压[VREF]随温度变化的曲线，在-40～85 ℃范围内，[VREF]的最大值为1.499 6 V（图中A点），最小值为1.499 2 V（图中B点），电压变化量为0.000 4 V，温度系数为3.2 ppm，可见[VREF]具有非常好的温度稳定性。

2.2 振荡电路仿真与分析

在电源电压为3 V、温度为25 ℃，晶体负载电容为6 pF的条件下，对Pierce振荡电路的交流特性和瞬态特性做了仿真。选取的石英晶体等效模型参数为：静态电容[C0=]1.3 pF，串联等效电感、电容、电阻分别为[Ls=]8 kH，[Cs=]2.95 fF，[Rs=]30 kΩ，其串联谐振频率[fs=]32.762 5 kHz，并联谐振频率[fp=]32.799 6 kHz，串并联谐振频率相差37.1 Hz，满足仿真要求。图7是晶体振荡电路环路增益与相位仿真结果，从图中可以看出，在频率为32.767 9 kHz处，环路增益为7.940 26，相位为0，在该频率处满足振荡的条件。图8是晶体振荡电路的振荡输出波形图，振荡电路正常工作，起振时间小于1 s，稳定后振幅约为1.25 V。

2.3 模拟方式校准电路仿真与分析

图9为模拟校准的仿真结果，调整晶体振荡器的负载电容，仿真晶体振荡电路环路增益与相位，得到满足振荡条件的频率，从而得出输出频率的校准量与负载电容的关系。图2（b）中CX1=15.710 pF，C1=0.755 pF，CX2=9.666 pF，C2=0.955 pF，当修调寄存器内的低四位值从0000变化到1111，[CL1]变化范围为（15.710 pF，27.035 pF），修调寄存器内的高三位值由000变化到111， [CL2]的值分别对应图中[CL2]（000）～[CL2]（111），变化范围为（5.846 pF，12.531 pF）。由于负载电容调节输出频率的频率牵引量，当负载电容增加时，电路实际工作频率下降，可以实现输出频率的校准。模拟方法校准具有宽的校准范围（-52.216 ppm，54.962 ppm），平均校正步长为0.837 ppm，最大校正步长为3.723 ppm，可使输出频率获得高精度的校准。

图5 输出电压[VREF]随电源电压[VDD]的变化关系及

基准电路消耗电流[IREF]随电源电压[VDD]的变化关系

图6 基准输出电压[VREF]随温度的变化曲线

图7 晶体振荡电路环路增益与相位仿真

（[f=]32.767 9 kHz处满足启振条件）

2.4 数字方式校准电路仿真与分析

图10为数字方式校准的仿真波，仿真使用Nanosim仿真工具，图中Q7～Q1是计数器的输出，S10是校准周期信号， A、C信号对应电路图4中的A、C两点。图10（a）校准寄存器内存储值为5，计数器计数到（0000100）2后变为（0000001）2从新开始计数，计数增加（5-1）个校准脉冲周期。图10（b）校准寄存器内存储值为-5， 计数器计数到（0111010）2后变为（1000000）2接着计数，计数减少5个校准脉冲周期，设计功能正常。

图8 晶体振荡电路的振荡输出波形

（左上角为放大后的振荡波形）

图9 频率校准量与负载电容[CL1，][CL2]的关系

校准范围为（-52.216 ppm，54.962 ppm）

图10 数字方式校准仿真

2.5 芯片版图布局

时钟芯片整体版图如图11所示，芯片主要由振荡电路与低压检测模块、时钟日历及报警模块、I2C接口模块、以及校准模块组成，芯片版图面积为0.842 mm×0.996 mm。

图11 芯片版图及功能模块的分布

3 结 论

内置石英晶振而获得高性能的时钟控制芯片，有着巨大的市场前景。本文对传统Pierce振荡器结构进行了改进，采用恒压供电，获得低功耗，高性能的Pierce振荡电路。针对晶振的参数随工艺变化、封装管脚及PCB布线寄生电容的不确定性，成功设计了模拟修调方案，实现芯片封装后振荡输出频率的校准，增加数字修调方案，实现计时精度的校准，能够扩展实现温度补偿功能，非常适合内置石英晶振类的芯片获得极高精度的时钟信号。对改善高精度时钟芯片长期依赖国外的现状有着重要意义。

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