MAX11043在FMCW雷达测距系统中的应用

2014-03-21郝国法

仪表技术与传感器 2014年3期

钟　鹏，郝国法

(武汉科技大学信息科学与工程学院，湖北武汉　430081)

0　引言

FMCW雷达是一种通过对连续波进行频率调制来获取距离与速度信息的雷达体制，跟传统的脉冲体制雷达相比，它既有峰值功率低、工作频率范围宽及测量精度高等优点。随着对FMCW体制雷达的研究不断深入，FMCW雷达在工业控制、汽车防撞及液位监测等领域的应用越来越广泛，从而对FMCW雷达测距系统的稳定性、精度及集成度提出了更高的要求。

文中介绍了一种基于MAX11043的FMCW雷达测距系统。MAX11043的主要作用是产生三角波信号与差频信号处理，其内部集成了4通道、16位同时采样ADC和8/12位两级DAC，且带有可编程增益放大器和数字滤波器，从而使整个系统在稳定性、精度及集成度等方面得到保证。

1　FMCW雷达测距原理及系统组成

1．1FMCW雷达测距原理

对于FMCW雷达测距，其工作原理是利用某种方式对连续波载频信号进行调制并发射，将目标回波信号与发射信号进行混频、滤波及放大，得到含有目标信息的差频信号，再经过信号处理即可获得目标的距离[1]。在与测距相关的应用中，FMCW雷达一般采用调制方式简单且易于实现的三角波线性调频，当探测运动目标的距离时，其测距可参考如下公式[2-3]：

式中：R为运动目标的距离；c0为光速；T为调制三角波的周期；Δf为振荡器发射频率的范围，即调频带宽；fdiff_up为调制信号在升坡阶段产生的差频；fdiff_down为调制信号在降坡阶段产生的差频。

所以，在实际的应用中，只要分别确定调制信号在升坡和降坡阶段所产生的差频，就可以利用上式计算出运动目标的距离。

1．2系统组成

该系统主要由模拟-数字转换器MAX11043和K-波段带VCO(压控振荡器)的雷达收发器IVS-167组成。系统工作时，由MAX11043输出三角波并通过收发器IVS-167输出射频波段的调制信号，经被测目标反射所产生的回波信号与发射信号进行混频，进而得到频率较低的差频信号。将该差频信号经过预处理后送入MAX11043，经AD采样所得到的数据通过SPI接口送给FPGA进行FFT(快速傅里叶变换)，最后得到距离信息。为了减少信号处理的时间，获得更高的实时性，整个系统由FPGA控制。系统原理框图如图1所示。

图1　系统原理框图

2　系统设计

2．1MAX11043简介[4]

MAX11043是一种4路差分或单端输入、16位AD同时采样芯片，每路都包含PGA(可编程增益放大器)和可编程数字滤波器模块。每个通道的滤波器由7级2阶滤波器单元构成，每个2阶滤波器均可设置为低通、高通或带通，最高可构成14阶滤波器。

每通道的ADC最高采样转换率可达800 ksps，MAX11043与设备之间可通过SPI接口进行通信，速率可达40 MHz，且SPI接口支持1 600 ksps的输出速率，即对于4路、每通道400 ksps或2路、每通道800 ksps．

MAX11043包含2路8位粗调DAC，用于设置第二级12位精细DAC的高端和低端参考基准，该DAC通常用于VCO的电压控制。

2．2雷达收发器IVS-167

IVS-167模块主要由三部分组成：信号源部分、混频输出部分及信号收发部分，如图2所示。

(1)信号源部分：包括VCO和供电源，VCO发射信号的频率是通过对三角波信号幅值的控制来实现的。三角波信号的幅值在0.5～8 V的范围内，调制输入的最大频率不超过150 kHz.当探测远距离目标(30～150 m)时采用100～200 Hz的调制频率，探测近距离目标(10～20 m)时采用500 Hz～1 kHz的调制频率。

(2)混频输出部分：由VCO产生的三角波调制信号，一路经收发器发射出去，另一路又分流成两路分别进入I、Q所在通道的混频器中。收发器接收到的回波信号也经混频器分别与实时分流的两路信号进行混频，最终得到含有目标距离和速度信息的I、Q两路输出信号。

(3)信号收发部分：发送和接收天线合一，既为信号发射路径也为目标回波接收路径。

图2　IVS-167模块结构图

2．3产生三角波调制信号

MAX11043具有1个12位精细DAC，通过前级8位双抽头粗调DAC来设置其高端和低端基准，精细DAC具备1个2倍增益输出缓冲器。使用粗调DAC设置基准时，将REFDACH和REFDACL端子分别用1 μF的电容进行旁路。为了使电路结构简单、可靠，将采用经内部参考电压+2.5 V一分为二的+1.25 V电压作为前级粗调DAC的电压基准，DAC结构如图3所示。

图3　DAC结构框图

精细DAC寄存器(Fine DAC Register)包含当前输出的值，对该寄存器进行写操作可以改变其输出值。DACSTEP寄存器专门用于存储DAC的步进值，输入引脚UP/DWN用于设置DAC步进方向。三角波调制信号的频率可以通过设置DACSTEP寄存器的值以及输入引脚UP/DWN的逻辑电平来实现。由于MAX11043内部DAC电气特性的限制，通过设置粗调DACH/DACL、DACSTEP寄存器和UP/DWN引脚的逻辑电平所产生的三角波信号最大幅值为+2.5 V，而IVS-167模块的调制信号输入端电压变化范围为0.5～8 V，为满足测距要求，需要将DAC输出的三角波信号进行处理，其原理如图4所示。在R6上并联C2，其作用是使电路A形成低通滤波，能够让输出的三角波信号更加平滑。电路B完成功率放大。

图4　三角波信号处理原理图

2．4差频信号预处理

IVS-167模块输出的差频信号幅值较低，容易受到周围环境的干扰，并且随着目标距离的增加，雷达接收到的回波信号会减弱。为了使MAX11043所采集的数据更加精确稳定，有必要在信号采集之前对差频信号进行放大、滤波等预处理[5-6]。IVS-167模块输出的差频信号经过阻抗匹配之后进入二阶高通滤波器，滤除调制信号及其他噪声和干扰，同时对信号进行放大。信号处理如图5所示，电路中运算放大器采用MC33079，该有源器件具有低噪声、低失调电压和高增益带宽积等多种特性。

图5　差频信号处理原理图

2．5信号采集与数字信号处理

MAX11043的每路通道都有一组由PGA和通用滤波器组成的模块，设置配置寄存器CONFIG_Register中的PDPGA位为1可对此模块进行旁路。经过ADC之后所得到的数据进入Sinc 5滤波器和抽取器可以抑制一定范围的频谱分量及有效的对数据进行抽取。7级2阶可编程数字滤波器能够有效隔离一些高频噪声对数据的影响，最后从SPI接口读取结果，其信号路径如图6所示。

图6　MAX11043内部信号路径

2．5．1增益调整与低通滤波

根据奈奎斯特采样定理[7]，为了保证采样信号能够重新构建，采样频率必须满足公式fS>2fB，否则高频信号会混叠在信号带内，使信号带内的噪声增加而无法重构信号，其中fS为ADC采样频率，fB为待采样信号带宽。可以通过配置寄存器使可编程增益放大与滤波模块(PGA AND FILTER)构成一个抗混叠低通滤波器，截止频率为fS/2，从而使高于该截止频率的噪声信号被滤除，可以有效减少在信号带内高频噪声，设置模式表1所示。

表1　PGA AND FILTER寄存器设置

2．5．2信号采样与SINC 5滤波

MAX11043具有4个差分输入通道，每路通道都有一个四阶Σ-Δ型ADC调制器，当信号通过单端输入时，将对应通道的N输入端用一个10 μF电容旁路到AGND(模拟地)即可。当4路ADC同时转换时，Σ-Δ调制器最大采样速率能到达9.6 Msps．

Sinc 5滤波器主要用于去除Σ-Δ调制器输出数据中的高频噪声，同时会将调制器的数据速率衰减12倍，Sinc 5滤波器的频率响应如图7所示。

图7　速率为9.6 Msps时，Sinc 5滤波器的频率特性

2．5．3数字滤波器设置

可编程数字滤波器是由7个2阶滤波器单元级联构成的，每个2阶滤波器单元可独立进行配置，最高可配置成14阶滤波器。单个2阶滤波器单元结构如图8所示。

图8　单个2阶可编程滤波器结构

A2、A3与B2在-4～+4之间进行取值，且以16位二进制补码的形式进行存放。用户可根据需求将滤波器系数存放至flash里面，对滤波器进行配置时，只需将系数从flash移至C-RAM(Coefficient Ram)，或者在上电的条件下，直接将系数通过写操作存入C-RAM即可。

2．6系统软件设计

整个系统主要使用FPGA来控制，FPGA通过SPI接口与MAX11043进行通信，包括MAX11043内部ADC与DAC寄存器的设置。从SPI读取的数据存入SDRAM(同步动态随机存储器)，便于FFT数字信号处理，最后将处理的结果予以显示。系统软件流程如图9所示。

图9系统软件流程图

3　FMCW雷达测距精度简析

雷达测距分辨率公式[8]为

式中：c为光速；B为雷达的扫频带宽。

可以看出雷达的扫频带宽决定了系统的距离分辨率。此外，雷达测距精度还与扫频信号的线性度及回波差频信号中的噪声强度相关，特别是回波差频信号中的噪声信号，它会直接影响数字信号处理过程中对差频信号频率的提取，进而影响测距精度。对于FMCW雷达测距系统精度的提高，可以通过配置数字滤波器的系数来减小数字信号的带宽或增加FFT的采样点数来实现。