基于FPGA的智能高精度频率测量设计

王彦东,邵 英,王黎明,肖雄波

（海军工程大学电气与信息工程学院，湖北 武汉 430033）

基于FPGA的智能高精度频率测量设计

王彦东,邵 英,王黎明,肖雄波

（海军工程大学电气与信息工程学院，湖北 武汉 430033）

为提高频率测试的精度和智能化程度，减少测试时间，提出一种基于FPGA的依据待测信号频率智能选择测试方案的频率测量方法。利用控制时钟和待测信号通过门电路延时产生的脉冲触发闸门信号，对待测信号频率精确测量进行理论分析、电路仿真以及FPGA硬件实现。仿真和测试结果表明：该方法能够依据待测信号自适应选择测试方案，提高测试精度，降低时间，很大程度上减少人工参与。

仪器仪表技术；双同步测频法；FPGA；频率

0 引 言

频率是电能质量的重要指标，很多场合下需要将模拟电压电流信号转换成先行变化的频率信号输出，以提高抗干扰能力[1]。因而频率的精确、快速测量具有诸多的现实意义。

现在主要的测量方法有测频法和测周法，但通常测得的10-5的毫秒级精度已经远远不能满足电能质量对于纳秒级数据的需求。本文从实际应用的角度出发，对传统的频率测量方法进行分析，并将传统的简单计数测频法和双同步测频法加以结合，探索出一种新型的融合二者优点的自适应选择频率测试方法，既保证测量结果的精度满足现代电力系统中对数据的要求，又提供了极为方便的便携性。

1 测量原理

1.1 简单的频率测量方法

（1）测频法。在一定的时间间隔td-ta（即闸门信号时间）T内，输入的周期信号脉冲计数为N，则信号的频率为

测频法所测量的数据结果相对误差最大为：1/N×（100/100），（N为闸门信号时间内待测频率的个数）。

（2）测周法。这种方法是通过计量被测信号一个周期内频率为F0的标准信号的脉冲数N来间接测量频率：

测周法所测得的数据结果相对误差为：1/N×（100/100）（N为待测信号闸门时间内标准时钟的个数）。

1.2 双同步测频法

当待测频率低于40MHz时，就需寻找另一种测试方法以满足测试精度要求。

理论上，可以利用标准信号和待测信号同时到达上升沿的时刻触发门信号的翻转，并在此期间进行两信号的测量，所得结果在理想条件下可以达到零误差，其原理如图1所示。但实际中，门延时是不可避免的，两信号之间完全同时到达上升沿几乎不可能实现，门之间通常有几十到几百皮秒的延时差异[2]，此时就可以充分利用两信号经过“与”运算之后的类似于脉冲的信号来近似代替两信号同时到达的上升沿，随之可以展开进行一系列精密测量的设计[3]。由此引出本设计中的核心测量方法-双同步测频法。

1.3 方案对比选择

当待测信号的频率足够大时，测频法计数所测结果±1的数据误差足以满足测量要求，并且所需要的测量时间也很短，一般不超过1s即可得出比较精确的测试结果。

双同步测频法摒弃了传统测量方式对闸门信号的过分依赖，以可能花费稍长时间为代价换取低频率信号的高精度。当频率比较低时，±1个计数误差所带来的影响使结果已不具有可参考性。双同步测频法中的闸门仅用于频率测量的开启和关闭，相当于信号采集区间，同时闸门信号的开启和关闭也由标准信号和待测信号同时决定。该方法最大程度上降低了由于闸门信号不合时宜的开关所带来的计数误差。然而，所消耗的时间却有可能相对过长。

2 测量系统设计

频率测试对电能质量的检测具有很大的作用，通过Verilog HDL（硬件设计语言）的综合改进[4]，使得频率测量可以根据待测频率的大小自适应选择测频法或是双同步测频法来完成高精度测量。本设计中将临界点设置在计数值的25位达到1，此时的误差可降至10-7以下。

本文着重考虑待测频率精度要求，充分利用FPGA设计的灵活性实现了由待测频率的大小自适应选择测试方案的目标，充分满足频率测试对精度和时间多方面的要求。

2.1 PCI9054硬件平台介绍

本文利用PCI9054板卡[5]（见图2）进行设计，板卡所带40MHz的系统频率为本次实验提供了极大的方便，该板卡晶体振荡器的频率稳定度，决定了频率计测量误差的最小化。

同时板卡与PC机良好的交互功能为频率及其他量的测试带来了更多方便，更加便于数据的存储及其直观显示，同时经过驱动的作用，经由PC机对板卡的操作为进一步的设计要求提供了潜在的应用基础，具有良好的可移植性，对下一步更高的精度测试提供了可能。

经外设采集到的信号经过信号调理电路后可以转换为待测频率信号，经由三总线达到与FPGA的交互，通过硬件设计语言达到对待测信号的处理、测量，由PCI9054完成与PC机的交互功能[6]。

2.2 软件设计方案

当被测频率大于107Hz时，采用测频法所得精度达到了10-7级别，并且测量速度也极快，已经基本能满足各种测试的需求，同时达到了快速和高精度的要求。

当频率低于107Hz又对测量精度有很高要求时，采用本实验提出的双同步测频法，同样能够测得很精确的频率。所以，本设计综合了二者的优势，对提高频率测量准确度和减少测量用时有很大作用。原理如图3所示。

利用测频法对待测信号进行粗测量，如果待测信号频率高于107Hz，则利用测频法直接测量并计数，若待测信号频率较低，则利用双同步法进行测量计数。

此处的闸门时间由系统时钟进行分频提供，系统提供的高精度时钟经过40M分频得到的秒闸门信号通过FPGA测得的计数值即为初步测量的信号计数值。通过初步判断计数值，选择相应方案进行进一步测量，结果经由数码管显示。闸门信号的开启完全由标准时钟信号CLK和待测信号CLK0控制，每

当标准时钟信号和待测信号同时到达上升沿时，闸门信号翻转，在闸门信号高电平期间，对标准时钟信号和待测信号分别计数为m和n，并于闸门信号低电平期间锁存计数值并送显，则得到了所测信号的频率值为

f0为标准时钟信号频率，由此得到了待测信号频率的精确值。该测量方法避免了由于闸门信号开启和待测信号上升沿不能完全同步所带来的±1个计数误差。

当两个信号周期恰好完全成整数倍关系，并且初相位没有重合时，则使用该方法很难产生闸门信号，此时可以使程序跳回测频法进行测量，由测频法原理可知，采用此法可以避免±1个计数误差，所以测得频率即为待测信号真实频率。

3 Quartus II仿真及硬件实现

3.1 Quartus II仿真实现

利用Verilog语言进行设计，采用自顶向下的设计模式，从开始设计就考虑性能的优化。整个测频程序分为几个模块，主要有系统时钟分频模块、计数模块、判断选择模块、双同步测量模块、计数、显示模块。

同时本实验采用Verilog结合原理图综合设计的方法进行设计，利用语言的便捷性和原理图的直观性，将设计的各个模块灵活有效地进行结合达到实验目的。

分频模块对系统时钟进行分频主要为闸门信号，此处进行的是40 M分频，得到1s的闸门信号，用于测频法以及在闸门时间内对待测信号的初步计数。计数模块主要完成多个计数，分别对测频法里的待测信号和双同步里的标准、待测信号计数，之后对计数值进行锁存。当计数值达到测频法或双同步法的要求时分别选择相应的模块测量、显示。

程序的关键部分在于闸门信号的获取，当标准频率和待测频率信号输入时，分别经过一个非门的延时得到反相信号，然后原信号与延时反相信号经过与门之后分别得到瞬时短脉冲信号，利用该信号代替两信号的上升沿，重合时即视为两信号的上升沿完全重合。该模块原理如图4所示。

经过仿真后得到如图5所示结果。同时，由于FPGA门延时时间极短，不利于电路完全通过搭建硬

件与非门来实现，为便于现象的观察，考虑将上图中的信号同步检测过程通过与板卡相结合[7]变得更为简便。

由图5可知，设计利用两个信号的上升沿同时到来时得到瞬时脉冲的方案，则得到脉冲之后，经过Verilog语言生成的模块可以实现使gate0模块输出的信号在脉冲信号上升沿到来时实现翻转的功能，该信号即为最终的“闸门信号”。利用该信号进行双同步测频法分别对两信号进行计数即可得到待测信号高精度频率值。

软件仿真结果如图6所示，state为1时，系统自动选择双同步法进行测量，clk和clk0产生代替上升沿的瞬时脉冲信号，触发计数闸门信号clk_gate的产生，闸门信号高电平期间，cnt和q分别为clk0和clk的计数值，由结果可知n=5，m=277。

本次仿真综合考虑仿真时间的要求，选取了较低频率的标准时钟信号，由式（3）可计算得到待测频率值为f=722021.661Hz，与输入的待测频率f′=722 021Hz的误差在10-7级别，满足实验精度要求。

3.2 硬件电路实现

基于对性能和灵活性的综合考虑，本设计的硬件仿真电路主要由芯片EP1C12Q240C8的FPGA实验板来完成[8]。标准频率信号由实验板的晶振产生，经测试为标准40MHz信号，该频率极大地满足了工业各测量的标准，同时高精度的条件也为提高精度做了极为充分的准备。本设计原理如图7所示。

待测信号经过波形处理由模拟信号转换成数字信号交由1s闸门信号进行计数，若大于107，则直接采用测频法进行计数并送显，若计数值在107之下，则转入双同步测频法进行测量计数[9]。该测量过程完全不需要人为参与，由编译好的程序进行自适应选择，实现了自适应的智能化和高精度，对于数据检测的智能测试有很大帮助和参考价值。

将设计并验证过的程序烧录至FPGA实验板上进行实验，程序进入本实验的最后验证阶段，结果无报错。

由表1中经过测试的结果，频率测试的精度均达到了10-7级别，极大满足了各方面的需求，为电能质量的测试奠定了良好基础。但仍存在误差，综合分析，误差主要来自门延时的不确定性。该设计主要利用非门延时同原信号经过与门之后产生的瞬时脉冲来代替信号上升沿触发闸门信号的产生，因而门延时的时间对实验结果的精度有较大影响[10]。

经过测试的实验结果见表1。

此误差计算为

T——闸门信号持续时间[11]。

由式（4）及结果可知，系统误差主要取决于门延时时间，同时适当延长闸门时间也可有效减小误差。

晶振是电子设备中始终计数的基准，时钟的表示都是通过晶振计算，然而使用环境对晶振的影响颇大，不可避免的对测量结果有一定的影响。测量结果与文献[12]相比加大了测量范围，根据频率自适应选择测量范围，尽量缩短测量时间。

FPGA的门延时相对于TTL器件的门延时有了很大改进，本设计主要利用该项优势对频率测量进行改进，有效提高了频率测量精度。

4 结束语

本设计充分利用FPGA的灵活性和皮秒级的门延时，设定了判断选择模块，根据待测信号灵活选择测试方案，充分满足了工业设计中对频率精度更进一步的要求，对频率测量精度的进一步提高提供了极大的方便。经过改善和综合设计的测频方法误差不超过10-7，范围为10Hz～80MHz，有效提高了电子设计中频率测量的精度，为其他基于频率的电子测量提供了进一步提高精度的的可能。

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[2]Jozef K，Ryszard S，Ryszard P.Single-chip interpolating timecounter with 200 ps resolution and 43 ps range[J]. IEEE Trans.on Instrumentation and Measurement，1997，46（4）：85l-856.

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[5]韩雪峰，黄焱，杨涛.基于PCI总线的高速数据采集接口的设计与实现[J].微计算机信息，2005（8）：71-73.

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[12]李卫兵，李道通，胡波，等.基于FPGA的多功能频率计的设计[J].电子设计工程，2012，20（20）：164-167.

Design of intelligent precision frequency measurement based on FPGA

WANG Yan-dong，SHAO Ying，WANG Li-ming，XIAO Xiong-bo
（Institute of Electrical and Information Engineering，Navy University of Engineering，Wuhan 430033，China）

For improving the accuracy and intellectualization of the frequency and minimizing test time，a method to measure the frequency based on the signal to be measured which can choose the testing program intelligently was proposed.By controlling the signal generated by the clock and the test signal through the gate delay combining FPGA and gates 74LS series，the frequency of the signal to be measured can conduct theoretical analysis，circuit simulation and FPGA hardware implementation.Simulation and test results show that this method can solve the problem of measurement accuracy and adaptively select testing program based on the measured signal for improving precision，reducing the time requirements，reducing the labor involved in largely.

instrumentation technology；dual synchronous；FPGA；frequency

TM935；TN911.7；TK018；TP274

：A

：1674-5124（2014）04-0119-05

10.11857/j.issn.1674-5124.2014.04.030

2013-07-29；

：2013-09-24

王彦东（1990-），男，河南西华县人，硕士研究生，专业方向为电能质量检测。