基于复用OSERDES的任意波形发生器的设计

华南师范大学物理与电子信息工程学院 黄浩然 李 烨 邓 辉

基于复用OSERDES的任意波形发生器的设计

华南师范大学物理与电子信息工程学院 黄浩然 李 烨 邓 辉

基于直接数字合成技术（DDS，Direct Digital Synthesic）的任意波形发生器应用广泛。现场可编程逻辑阵列（FPGA）利用DDS技术输出数字信号，再通过DA芯片输出模拟信号，其采样速率一般只有200MS/S。而集成于FPGA内部的并串转换器OSERDES的复用技术给出一种更高速率的任意波形发生器设计方案，任意波形采样速率可达1GS/S。最后通过仿真验证了方法的可行性。

直接数字合成；任意波形发生器；现场可编程逻辑阵列；并串转换

1.引言

随着电子技术的发展，对波形信号的要求也越来越高，通过数字方法生成频率和相位相对固定且可调的技术[1]，即DDS技术日益成熟；它具有频率转换时间短，频率分辨率高，频率和相位可编程，控制灵活方便的优点，缺点是输出杂散大。在测试设备中则作为标准信号源，频率合成器被称为许多电子系统的“心脏”[2]。而设计通常采用FPGA及专用DDS芯片的方案，然后经过数模转换和低通滤波以生成所需信号，由于存储器及全局时钟的限制，采样时钟速率往往不能满足要求，这就需要调用FPGA内部集成的并串转换器OSERDES，使系统工作在更高的时钟频率。

2.DDS基本原理

DDS技术建立在采样定理的基础上，它由加法器和相位寄存器组成，而相位寄存器是按每个时钟增加步长，相位寄存器的输出与相位控制字相加后输入到正弦查询表地址中[3]。当相位累加器的步长为K时，任意波形的输出频率[4]

表1 模块属性

图1 DDS原理方框图

图2 系统框图

式中，Fs为固定采样时钟频率，n为相位累加器长度，改变频率控制字K，就可以改变DDS的输出频率。DDS原理如图1所示。

实际上，方案采用多个相位累加器及波形存储器，同时并行访问四个数据点，故公式修改为：

3.基于OSERDES复用的高速DA设计原理

基于OSERDES复用的高速DA设计框图如图2所示，整个框图由Xilinx FPGA芯片Spartan-6系列xc6s16型芯片、TI公司的DAC5681芯片以及ADI公司的AD9518_0时钟分配芯片组成。

Spartan-6 FPGA每一款的输入／输出模块(IOB)包含一个4bit输入SerDes和一个4bit输出SerDes，两个相邻的SerDcs模块(主模块和从模块)级联在一起可以生成一个8bit IOB，这使得每一个IOB不论在SDR模式下或是在DDR模式下其数据的输入输出串并转换速率从2:1到8:1都成为可能。本文主要采用输出SerDes模块OSERDES2，用其可将并行4bit数据转成1bit的高速串行LVDS电平输出，共需用到18个OSERDES2，前16个作为波形数据输出，第17个作为同步DAC5681的同步信号，第18个为DAC5681提供数据输入时钟。FPGA中的DLL模块可用以消除来自AD9518_0的时钟偏斜，对输入时钟进行分频、倍频、移相等操作。

DAC5681是由TI公司一款高性能的数/模转换器，支持16bit高精度LVDS有符号数输入以及高1GSPS采样速率，内置8个输入FIFO以及片上延迟锁相环，同时在信号失真及噪声方面有很好的表现。DAC5681为双时钟输入，在DCLK时钟作用下数据进入FIFO缓存，SCLK时钟控制数模转换后输出。

图3 时钟分配

图4 仿真结果

AD9518_0时钟芯片可输出五路LVPECL电平时钟信号，接入合适的外围电路可为FPGA及DAC5681提供250MHZ及1GHZ的工作时钟。

3.1 时钟分配关系

OSERDES2是专用的并串转换器[5]，每个OSERDES2模块包括一个用于数据和三态控制的专用串行器。单个OSERDES2数据串行化可达6:1，可在两种模式下工作：单倍数据速率（SDR）和双倍数据速率(DDR)。OSERDES2使用CLK0和CLKDIV两个时钟进行数据速率转换。CLK0是高速串行时，CLKDIV是分频并行时钟；数字时钟管理单元DCM内部是DLL(Delay Lock Loop结构，对时钟偏移量的调节是通过长的延时线形成的。DCM的参数里有一个PHASESHIFT（相移），可以从0变到255。DCM总会把输入时钟clkin和反馈时钟clkfb相比较，如果它们的延时差不等于所设置的PHASESHIFT，DCM就会改变在clkin和clk_1x之间的延时线数目，直到相等为止，因此DCM可以消除时钟抖动。PLL锁想环模块可输出相位，频率可调的时钟。每个OSERDES2必需与BUFPLL配合使用，xc6s16型芯片含有上下BUFPLL，每块各驱动9个OSERDES2，同时上下BUFPLL并接于PLL_BASE。

本文使用xilinx ISE 12.4设计工具，可从软件中调出各模块，其时钟连接关系及属性设置如图3及表1所示。

3.2 仿真结果

仿真工具使用ISE 12.4自带的ISim，为便于读数FPGA内存存储四个相同的有符号数方波数据。已知n=20，K=0xe0000，Fs=1GHZ，由公式（2）计算输出方波频率f=218.75MHZ，导入激励文件后，仿真结果如图4所示，sysclkp表示外部输入时钟250MHZ，syp为同步信号，gclk表示FPGA内部全局时钟250MHZ，相移90度；ioclk表示OSERDES2串行时钟1GHZ，dclkop为双沿时钟500MHZ。P/N为差分波形数据输出，测得频率200MHZ左右，符合计算结果。

4.结束语

在DDS基础上介绍了OSERDES复用技术，结合高速DA转换芯片，大大提高了波形采样速率，不过此方案存储同一波形数据存在需占用四个内存的缺点，由于内存空间有限，扩大了截断输出误差，造成波形杂散大。每种方法都有其自己身的优缺点，使用

[2]姜平,周根荣,李俊红.基于AD9833的多通道信号发生器设计[J].仪表技术与传感器,2006(12):46-48.

[3]AnalogDeviceInc.ADG704Datasheet[EB/OL].1999.http://www.analog.com/static/imported-files/data_sheets/ADG704.pdf.

[4]杜太行,弭艳芝,刘鑫,等.断路器瞬动特性检测技术的研究[J].电工技术,2003(8):36-39.

[5]XilinxInc.Virtex-5UserGuide(ug190)[EB/OL](2007-09-11)[2010-02-01].www.xilinx.com/cn/support/documentation/user_guides/c_ug190.pdf.设计方法的选择，可根据现有硬件资源、环境情况及各个方法的特点进行取舍。

[1]胡力.基于DDS的扫频信号源设计实现[D].南京:南京理工大学,2006.