集成电路PLL后端设计研究与实现

2013-06-13天津樊丽春李群贾文龙

职业技术 2013年1期

天津樊丽春李群贾文龙

引言

锁相技术从30年代开始发展，至今已有70多年的历史。目前PLL中的主流还是用CMOS工艺实现的。虽然CMOS工艺本身的晶体管的截止频率不高，但是由于研究的深入以及新结构的提出，深亚微米工艺特征尺寸的不断减小，使得CMOS锁相环的总体性能在成熟的基础上继续得以提高。采用CMOS工艺是未来的低功耗低成本大规模数模混合集成芯片的发展趋势。电荷泵结构的锁相环（CPPLL）可以说是混合锁相环的一种，由于具有几乎等于零的相位误差、宽的锁定范围和较快的锁定时间等特性，在某些场合（如频率综合信号源或固态信号源等）得到了非常广泛的应用。而PLL对版图设计的要求非常高，成功的PLL设计可以说一半以上要归功于版图设计。

1 锁相环结构

下面就用一个比较典型的PLL结构来说明电路中需要后端设计需要考虑的要点。一般使用的PLL采用的是电荷泵型锁相环，环路由鉴频鉴相器（PFD）、电荷泵（CP）、压控振荡器（VCO）、分频器（Div）、环路滤波器以及电荷泵控制电路组成。这种结构的锁相环可以检测输入输出的跳变，检测相位差或频率差，并相应地启动电荷泵。当环路开始工作时，输入信号的频率可能与输出信号的频率相差很大，此时PFD和电荷泵改变控制电压，使输出信号逼近输入信号。当输入信号频率和输出信号频率足够接近时，PFD就被当作鉴相器，进行相位锁定。当相位差降到零并且电荷泵保持相对空闲时，环路就锁定了。图一是电荷泵锁相环结构系统模型框图。

图一电荷泵锁相环结构时钟发生器系统模型框图

其环路增益为：

这是一个三阶系统，我们称之为三阶电荷泵锁相环，它有一个零点跟三个极点。在不同的应用场合，环路各种噪声与干扰的强度有很大的不同。例如，环路用于信号载波提取、时钟恢复时，则环路的主要的噪声源是输入端的信道高斯白噪声；环路用于信号发生器（时钟产生/倍频）时，输入信号通常是低噪声的标准信号源，主要的噪声源是压控振荡器的内部噪声。

与相位噪声一样，输出抖动依赖于VCO的抖动、锁相环输入信号的抖动以及环路的环路带宽。对于数据和时钟恢复的应用，输入信号的抖动往往是主要的，因此，对于这样的场合就需要锁相环的环路带宽尽可能低；而当锁相环应用于时钟综合时，锁相环的输出抖动主要取决于VCO的抖动，此时，高的环路带宽有助于减小总的锁相环的输出抖动。实际上抖动和相位噪声只是对同一问题的两种描述方法，抖动是从时域的角度对输出信号频率的稳定度的一个描述（频率的精度取决于输入的参考时钟信号的频率精度），相位噪声是从频域的角度对输出信号频谱纯度的一个描述。两者是相互关联的。

2 版图设计

2.1 电荷泵

电荷泵的功能是把PFD的两个电压输出转化成为电流差输出，输出电流的平均值与PFD的输入差成正比。图二中采用MOS开关来实现电荷泵的充放电。M1和M2为电流源，它们为环路滤波器提供恒定的充放电电流；M3和M4为电压控制MOS开关，它们负责控制充电或放电通路的打开和断开；VB2和VB1分别为M1和M2的栅极偏置电压，他们分别由两个基准电压源提供。可以在DOWN和M3的栅极之间插入一个互补传输门，使延迟时间相等。在此电路中，MOS开关的尺寸必须要考虑，开关应尽量小，同时P管和N管的寄生效应要尽量一致。所以在绘制版图的时候要十分注意。

图二克服开关延时影响的电荷泵电路

2.2 VCO

压控振荡器包含V/I转换电路与电流控制振荡器两部分，V/I转换电路将控制电压转换为控制电流，以控制延时单元的延时量，从而控制振荡频率。

这里提供一个例子：CCO的设计采用了四个环形连接的差分延迟单元。延时单元采用对称负载的结构，管子精确匹配。图三为延时单元版图。

图三延时单元版图

在版图设计过程中，对VCO的版图进行后仿真时，发现VCO的最高振荡频率比电路级仿真结果下降了很多。通过对各种寄生参数抽取结果的分析发现，金属线对衬底的寄生电容对VCO的频率影响最大，这是频率衰减的主要原因。最后通过修改布局以减小金属线的长度，同时根据VCO的电流要求，选择最小的金属线宽度，使得金属对衬底寄生电容达到最小，最后仿真结果表明这种对版图的修改是成功的，且VCO的频率范围在典型条件下达到了要求。高频VCO的版图设计需要注意以下事项：

（1）VCO内部连线尽可能短（通过布局实现）；设计中应用环形振荡器，尽量保证信号连线的寄生对几级延时单元的影响是一致的，也就是连线的长度尽量做到一般长短。

（2）VCO内部的金属线的宽度尽可能小以减小寄生电容的影响（但要满足电流的要求）；

（3）在以后对相近频率或更高频率的VCO的设计中，尽可能地在前端电路级设计过程考虑寄生参数的影响。可以通过对模拟版图的寄生电容进行估算，在设计的电路中加入寄生电容来改进。

（4）VCO的保护环最好直接接到PAD上。如果工艺有DNW层，可用DNW包围VCO模块。保护环只能起到有限的作用，因为对于所有的器件，模拟和地还是处于同一个衬底上，噪声依然可以通过衬底自由的流动，这时就需要更进一步的隔离了，即深阱隔离。深阱多应用于深亚微米工艺中，一个关键用处就是为器件提供独立的衬底，其目的在于用DNW隔离P阱和P衬底，使衬底耦合噪声变小，使不同的NMOS器件也能像N阱中的PMOS一样互相分隔开来。

（5）Match的管子一定要加dummy。可以在VCO上面铺一层TOP METEL做隔离。

2.3 整体版图

图四 PLL整体版图

图四为PLL的整体版图。通过对后仿和实际流片的研究得出：

（1）系统中包含模拟电路和数字电路，因此至少需要两套电源与地。这个系统中，鉴频鉴相器、分频器是数字电路，采用数字电源供电，其它电路采用模拟电源供电。在版图布局上模拟模块尽量远离数字模块。

（2）PLL和数字内核电源环之间的最小间距是30um，和其它模块的diffusion或well之间的最小间距为100um，这样可以有效地减小噪音通过衬底对PLL的干扰；还有一个小建议，在每组电源地之间也可以放NMOS或PMOS旁路电容，然后把这些旁路电容摆在整个PLL模块周围，这样可以滤掉电源高频噪声。PLL和其他模块电路之间需要较大的距离，这些空间的一部分可以由这些旁路电容来填充。

（3）电路中各个模块的位置最好能按照信号线的走向连成一个环。PLL的信号连线顺序是由pre-divider进去,然后接到PFD,再到CP,再到LPF,再到VCO,最后到post-divider,所以layout摆放位置也是依照此一顺序来走而不会有各个子电路交错的问题。

（4）PLL的整体版图一般放在整个芯片的角落，其电源和地的pin应当尽量靠近模拟电源pad，信号走线尽量短，以减少干扰。