一种基于PLL的P波段可控频率源

刘文豹 杨自强 陈涛

摘要：介绍了一种P波段可控频率源的设计方案和相关理论，采用PLL即锁相技术实现P波段的频率产生，具有相位噪声低，杂散低的特点。利用单片机作为数据处理核心对锁相环的鉴相器进行置数和控制，实现了480～540MHz、步进为1MHz的可控频率输出。该频率源的主要性能指标为：输出频率480～540MHz，频率步进为1MHz，相位噪声优于-82dBc@1kHz，杂散抑制优于-60dBc，锁相环直接输出功率为0.6～1.1dBm。本文网络版地址：http：//www.eepw.com.cn/article/164388.htm关键词：P波段；可控频率源；PLL；鉴相器；单片机

DOI： 10.3969/j.issn.1005-5517.2013.9.009

频率源作为电子系统的核心，是决定电子系统性能的关键设备。雷达、通信、电子侦察和对抗设备中，高性能的频率源是实现其整体设备高性能指标的关键技术之一。频率源的相位噪声和杂散抑制的性能直接影响整个系统的性能。其中采用锁相环设计的频率源具有输出频率高、频率稳定度高、频率纯、低相噪、杂散抑制好等优点。

锁相环的基本原理

PLL（锁相环）是一种反馈控制电路，PLL在工作的过程中，当输出信号的频率与输入信号的频率相同时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是PLL名称的由来。PLL通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，鉴相器把输入信号的相位与压控振荡器输出信号的相位进行比较，输出一个正比于两个输入信号相位差的电压（或者电流）加到环路滤波器上，抑制噪声和高频分量后，再加到压控振荡器上，控制其频率变化，使输入信号与压控振荡器信号之间的相位差逐渐减小，最后达到动态锁定。锁相环的基本结构如图1。

其中N分频器是由单片机编程控制的，因此这种合成器又体现了程序设计和锁相技术的结合。从总体结构看，它由单片机、锁相环和可编程分频器三部分组成。

电路设计与实现

本设计设计目标是一个可控的锁相环频率合成器。因此本电路结合典型锁相环电路和单片机控制电路，通过单片机改变锁相环中的鉴相器的分频比来改变最终的频率输出。锁相环中的低通滤波器采用运算放大器构成的有源低通滤波器。基本设计框图如图2。

鉴相器我们采用了RU-16封装的ADF4112，ADF4112是一种直接数字式频率合成器，它由一个低噪声的数字相位/频率检波器PFD，一个精密的充电泵，一个可编程的参基准分频器，可编程的A、B计数器，和一个双模式的前置分频器（P/P+1）。A（6位）和B（13位）计数器连同双模式的前置分频器（P/P+1），能实现一个分频比为N的分频器。除此之外，14位的基准计数器（R计数器）允许在PFD的输入端选择REFIN的频率输入。通过对R、P、A、B的编程可使电路输出频率变化。

装的AVR单片机Atmega8，参考晶振采用10MHz有源晶振，显示采用共阴四联数码管。该设计整体电路原理图如图3。

本设计的最终实物图如图5，采用按键控制输出频率的大小，并可通过数码管进行显示。采用SMA接头输出。

采用HP8591E频谱仪分别对该频率源的杂散、相噪和输出功率进行测试。测试结果显示该P波段频率源输出相位噪声和杂散均满足要求，输出相位噪声均优于-82dBc@1kHz，杂散抑制优于-60dBc，输出频率与显示输出频率一致。各频点输出功率与频率的关系如图6。

结语

本设计采用锁相环与单片机编程相结合的方法，研制出一个输出频率可控、低相位噪声、低杂散的P波段频率源。该设计电路结构简单，体积小巧，性能优良，能够用于实际电路中为各种收发通信系统提供本振。在多通道的收发系统中可提供可变的频率源，可简化收发系统的电路形式，降低成本。

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