基于FPGA的多道脉冲幅度分析器设计

2013-02-28焦波，武丽，杨民，杨露

网络安全与数据管理 2013年24期

焦波，武丽，杨民，杨露

(1.西南科技大学信息工程学院,四川绵阳 621010；2.中国工程物理研究院,四川绵阳 621900)

核能谱的获取在核物理研究、射线探测和核技术应用领域意义深远。核谱仪的核心技术是多道脉冲幅度分析技术，核辐射测量中，入射粒子的能量与核探测器输出的电压脉冲信号幅度成正比关系，测量脉冲信号的幅度就能得到核辐射能量。同时,随着高速、高分辨率的ADC器件、数字信号处理器、可编程现场阵列技术的快速发展，对脉冲幅度进行有效的提取和分析已经成为现实。

现有的数字型脉冲幅度分析器一般是将输入信号直接数字量化、存储、传输，主要借助计算机软件实现对脉冲信号的成形、堆积判别、运算分析等功能，对采样要求、存储容量和传输速率要求非常高，脉冲通过率低。本文设计了基于FPGA的多道脉冲幅度分析器，能够实现对随机、快速的核辐射电压脉冲信号进行滤波、成形、放大、模/数转换、数字分析和能谱获取。采用FPGA实现数字核信号的处理具有较强的灵活性、稳定性和抗干扰性。该多道脉冲幅度分析器能广泛应用于核谱分析、射线探测、工业、医疗等领域。

1 系统方案设计

模拟式核谱仪主要以硬件电路方式实现核信号的放大成形、基线恢复、堆积判弃以及峰值保持等处理[1]；数字核谱仪以高速ADC为核心，主要利用数字信号处理器完成处理任务。本文结合模拟式核谱仪设计了滤波成形电路，从硬件上实现核信号的堆积判别、基线恢复和高斯成形，减少后续数字处理负担[2]；同时兼顾数字核谱仪优势，摒弃采样保持等电路，直接选择高速ADC芯片实现数字量化。一方面，最大限度减小系统死机时间，提高脉冲通过率;另一方面，处理器无需做复杂的成形运算，并尽可能高效地设计幅度提取算法。本文系统框图如图1所示。探测器检测输出的电压脉冲信号经过滤波成形模块、程控放大模块、A/D采集模块实现模拟信号采集和量化；数字信号进入FPGA处理器实现基线恢复、幅度提取、多道计数、存储、通信等功能[3-7]，得到核辐射能量强度谱；最后将能谱信息通过UART串行接口传输到PC上位机能谱分析软件，实现能谱的分析。

图1 系统结构框图

2 信号采集与量化

核辐射能量通过核探测器检出，核探测器常与前置放大器结合在一起，合称“探头”。测量条件和对象的不同使得探头输出信号幅度各异。为了使输出信号能满足后续信号采集与分析需求，信号调理部分需要设计增益可调的放大电路；同时模拟信号的数字量化是整个系统的基础，是后续信号处理和信息提取的依据。本节重点介绍信号的程控放大和A/D转换模块的电路设计。

2.1 程控放大电路设计

为实现增益可调整的放大电路，本文选用由ADI公司推出的低噪声、高带宽且具有增益可调整功能的集成运放AD603。其工作带宽高达90 MHz，增益的调整与控制电压成线性关系。电路设计如图2所示，图中采用两片AD603级联构成两级放大，都工作于高宽频带模式下，增益范围为-10～+30 dB。设控制电压为Vg,则Vg为 1脚与2脚端口电压差值，差值范围为-500 mV～+500 mV，通过调节1脚端口电压值可实现增益调节。1脚端口电压采用DAC输出进行控制，2脚端口电压固定为DAC芯片内部参考电压Vref=1.024 V。数/模转换器采用TI公司推出的小型、低功率、两路电压输出型的12位数/模转换器TLV5638，电压输出具有良好的线性关系，电路采用DAC芯片内部参考电压源Vref。

2.2 A/D采集电路设计

图2 AD603放大电路

在多道脉冲幅度分析仪的设计中，数字量化误差也是影响能量分辨率的重要因子。使用片外高速ADC芯片进行数据采集，应当具备精准的基准电压源，本文选用了一款较高精度的低压差电源芯片LM4120-2.0提供2.048 V参考电压Vref。ADC转换器支持差分输入方式，并且差动模拟信号输入时，转换器在总谐波失真和无杂散动态范围方面都获得最佳性能。本设计选用了ADI公司的高性能高速差分放大器AD8138进行模拟信号的单端到差分的驱动，该放大器模拟带宽320 MHz，输入阻抗高达 6 MΩ，可以直接与输入信号相连而省略隔离放大器。

系统选择AD9226作为多道分析仪的 ADC芯片。AD9226是ADI公司推出的高速、高分辨率的模/数转换器，该芯片有良好的线性关系，采取单电源供电，具有12 bit精度,数据并行输出,采样频率高达 65 MHz。芯片内集成高性能的采样保持放大器和参考基准电压源。AD9226采用多级差分流水结构，带有误差校正功能，65 MS/s采样率下能获得精确的采样数据。该电路设计如图3所示。电路采用外部基准电压,采样时钟采用FPGA输出的64 MHz时钟，信号差动输入，直接二进制码输出12 bit的转换数据。选择外部参考电压源，满量程值为Vref=2.048 V。

3 FPGA系统设计

本文采用FPGA作为数字信号处理的核心处理器，运用FPGA实现数字信号的处理和分析，对脉冲信号的幅度进行统计从而得到能量信息。本节介绍FPGA内部模块结构设计以及数据寻峰模型的建立与设计[8]。选取Actel公司推出的第三代Flash架构的FPGA ProASIC3作为核心处理器，该系列FPGA具有面积小、低阻抗性、非易失性、高度安全性和可靠性等特点。内部包含了大量的逻辑单元、存储单元、乘法器资源等常用电路结构，适合比较复杂的时序控制和数字信号处理应用。本系统需要运用到大量的SRAM存储单元，而FPGA内嵌的丰富存储资源满足设计要求，无需再外扩存储器，降低了开发成本。

3.1 FPGA模块结构

FPGA 作为数字信号处理器，采用模块化设计方法，主要由PLL模块、FIFO模块、基线恢复模块、幅度提取模块、双端口存储模块、串口通信模块以及系统逻辑控制模块组成。其模块结构框图如图4所示。

图3 AD9226外围电路设计

图4 FPGA模块结构框图

图5 数据寻峰模型

图4中，PLL模块实现时钟倍频并产生ADC采样时钟，ADC采样时钟也作为整个系统的同步时钟，采集数据流ADCValue先通过FIFO模块实现缓存，基线恢复模块实现对信号的不稳定基线进行扣除。幅度提取模块通过建立的数据寻峰算法完成脉冲峰顶值获取，然后将峰值换算到对应道址并进行累计存储，在能谱采集过程中，定时将能谱强度信息通过UART通信模块传输到上位机，UART同时可以接收上位机配置命令，包括道址设置、增益设置以及采集时间设置等，接收到的命令通过逻辑控制模块解析并控制整个系统。

3.2 寻峰模型

数据寻峰模块是系统是否能够准确、有效、快速地捕获核信号脉冲电压峰值的关键，电压脉冲信号经过模拟变换后得到对称的高斯型波形，波形宽度与微积分成形电路参数设置有关，经过计算和实际测量，本文设计的波形宽度 τ≈0.5 μs，A/D 采集时钟ADCLK=64 MHz。则单个电压脉冲周期含采样点N=ADCLK×τ。根据奈奎斯特采样定理得知，采样后的数字信号能够完整地保留原始信号中的信息。寻峰算法选择动态双阈值比较法，双阈值由阈值生成器动态确定,分别是比较器的起止阈值。其寻峰模型如图5所示。

设单个脉冲周期内有离散点 X(n),0≤n≤N，n为正整数，N=32。对X(n)进行后向差分得：

式中ε=3，结合图5得，在脉冲上升时间内有▽X(n)>0，在脉冲下降时间内有▽X(n)<0。当▽X(n)连续m次大于0时，则确定开始比较阈值，阈值为t1时刻对应的X(n)值。将开始阈值存于阈值比较器作为初始峰值，打开阈值比较器开始比较，数据流ADCValue逐一与阈值比较器中的峰值比较，如果当前数据大于峰值，则将阈值比较器中的峰值换为ADCValue。这样不断循环比较使得在单个脉冲周期内阈值比较器保存了最大峰值，在找到结束比较阈值时刻关闭阈值比较器。当▽X(n)连续m次小于0时确定结束比较阈值，图6中产生结束比较阈值时刻为t2，m取值为3。使用双阈值比较器可以有效避免信号在阈值前后振荡而造成重复寻峰。阈值比较器在确定开始阈值后启动，在确定结束阈值后停止，阈值比较器最终保持脉冲峰值。使用ModelSim仿真软件得到寻峰模块的仿真结果如图6所示。

图6 数据寻峰模型仿真图

4 结果与分析

本文采用NaI(Tl)探测器输出信号对该多道脉冲幅度分析器进行了测试，该系统能够将快速的、随机的脉冲信号整形为满足采样要求的高斯型波形。测试信号经过多道脉冲幅度分析器处理后得到Fe-55源的实测能谱如图7所示，该图为系统设置为1 024道多道分析器时的测试结果，图中可以清楚看出Fe-55发出的全能峰。通过对全能峰的分析得出，峰位半高宽为12.4,能量分辨率为 5.4%(能量未标定)；测量过程中,可以通过软件标定重点区域作特殊分析，也可以通过调整放大倍数使Fe-55核素的特征峰落在能谱的中央区域。该多道脉冲幅度分析仪的主要性能指标如表1所示。