一种应用于流水线ADC中的高性能采样保持电路

罗斌何庆领

1.安徽省科学技术馆，安徽省合肥市 2300882.合肥工业大学计算机与信息学院，安徽省合肥市 230009

一种应用于流水线ADC中的高性能采样保持电路

罗斌1何庆领2

1.安徽省科学技术馆，安徽省合肥市 2300882.合肥工业大学计算机与信息学院，安徽省合肥市 230009

基于SMIC 0.18um CMOS工艺设计了一种高速、高精度、高线性度的采样保持电路。采用全差分带增益自举电路的高增益、高带宽运放，以及改进的带衬底电压调整的栅压自举开关，有效增加输入信号带宽并减小采样保持电路的非线性。对设计的电路进行仿真，在输入信号幅值为2VP-P，频率为47.66MHz，采样频率为100MSPS时，采样保持电路建立时间为3.606ns，建立精度达0.004%，有效位数为17.2bit，无杂散动态范围达108.5dB。

采样保持电路；流水线ADC；全差分运放；增益自举电路；栅压自举开关

引言

斜流水线ADC由于具有兼顾精度和速度的特点而受到广泛应用，并成为高性能ADC的主流结构[1-4]。近年来，随着无线通信、高清数字视频等高端应用的迅猛发展，对流水线ADC性能的要求也越来越高。采样保持电路位于整个流水线ADC的最前端，它对输入的模拟信号进行采样和保持，提供给后级流水线电路进行模数转换，其性能对整个流水线ADC的性能有至关重要的影响[5]。

为了满足高性能流水线ADC速度和精度的要求，本文设计了一种高速、高精度、高线性度采样保持电路：主体运放采用两级结构，第一级采用带增益自举的套筒式共源共栅结构以获得高增益，第二级采用共源级结构以获得高输出摆幅；设计了改进的带衬

底电压调整的栅压自举开关，在采样相时提高采样开关管的栅源电压并使之恒定，以减小导通电阻及其非线性，并使开关管的衬底电压和源极电压大致相等，以消除阈值电压变化带来的非线性，而在保持相时使衬底接地，使开关管可靠关断。

1 采样保持电路结构及关键参数确定

流水线ADC采样保持电路主要有两种结构[6-7]：电荷重分配式和电容翻转式，其中电容翻转式结构具有反馈系数大，尺寸小，功耗低的优点，但其缺点是，运放的共模输入电平会受输入信号共模电平影响[8]，要求运放能够处理较大的共模输入范围，这对于低压、高速高增益的运放设计而言则存在较大难度，不适合低压下应用。本文设计的采样保持电路电源电压为1.8V，因此采用电荷重分配式结构。

电荷重分配式采保电路结构及其时序[7]如图1（a）、（b）所示，采样相和保持相采用两相非交叠时钟，CLK_s、CLK_sf是采样相时钟，CLK_h是保持相时钟。当采保工作在采样相时，采样电容Cs两端分别连接到输入信号和运放共模输入电平Vcm1上，而反馈电容Cf两端分别接到运放的共模输入电平Vcm1和共模输出电平Vcm2上，此时采保电路采样输入信号，运放不工作；当采保工作在保持相时，两个采样电容Cs下极板与输入端断开并相连，另一个极板分别接运放的正负输入端，而反馈电容Cf两端连接到运放的输入和输出端，与运放形成闭环连接。此时运放工作在放大状态，采样电容Cs储存的电荷转移到反馈电容Cf上。本文采用下极板采样技术以减小沟道电荷注入和时钟馈通的影响。

图1 电荷重分配式采保电路结构及其时序

根据采样相和保持相电荷守恒原理，并忽略寄生参数，可得：

其中Vip、Vin是采保的输入信号，Vcm1、Vcm2是运放输入共模电平和输出共模电平，Vop、Von是采保电路输出信号，Vap、Van是运放输入端信号，Vx是采样电容下极板电压，Cs、Cf是采样电容和反馈电容。

由于运放的输入输出关系为：

因此，（1）-（2）式并利用（3）式可得：

其中β为反馈系数，约为0.5。为了达到14位流水线ADC的精度，采样保持电路必须满足误差小于0.5LSB的精度，由此可得其运放的环路增益βA需大于90.3dB。

运放可以近似为单极点系统，并应用于闭环系统中，系统的时域响应为：

其中τ=（β×2π×fu）-1，是闭环系统时间常数，fu是运放的单位增益带宽。闭环系统需在建立时间ts内达到0.5LSB的精度。为了满足流水线ADC 100MPS采样速率，建立时间取3.5ns，那么由（5）式可知则运放的单位增益带宽需满足fu需大于950MHz。

此外，采样保持电路的采样开关通过采样电容产生KT/C噪声，会影响流水线ADC的精度，综合考虑流水线ADC的精度、功耗以及具体工艺实现，本文取采样电容为5pF。

2 运放设计

2.1 主体运放

本文采保电路的主体运放采用两级结构，第一级采用套筒式共源共栅结构以获得高增益，第二级采用共源级结构以获得高输出摆幅。为了进一步提高增益，在第一级中采用增益自举电路。主体运放结构如图2所示。

为了获得高增益，运放通常采用套筒式或者折叠式结构。套筒式结构相对于折叠式结构而言，能够获得更高的增益，更快的速度，更高的电源噪声抑制能力，以及更小的功耗。因此本文运放第一级采用套筒式共源共栅结构，如图2所示。

其中，M1、M2是第一级运放的差分输入对管，M5、M6为共源共栅管，M7～M10是共源共栅结构的PMOS电流源负载。

由于共模反馈环路的速度会影响运放差动输出的稳定，因此将差动对的尾电流源管分为二个并联器件：一个偏置在固定的电流，另一个由共模负反馈电路控制，如图2所示，M3提供I1/5的固定偏置电流，而其余4I1/5由共模反馈电压Vcmfb1提供并控制M4栅极。

运放的第二级采用普通共源级结构以获得高输出摆幅，M11、M12是第二级的差分输入对管，M14、M15为电流源负载，其偏置电压由共模反馈电路产生的反馈电压Vcmfb2提供。

由于运放通常应用在闭环系统中，因此其频率稳定性是必须要考虑的问题。本文采用密勒频率补偿结构，如图2所示，使运放的主极点离原点更近，而将次主极点向远离原点的方向移动，并增加调零电阻以消除次主极点，从而获得较高的相位裕度和系统稳定性。

图2 采样保持电路主体运放结构

2.2 增益自举电路

为了进一步提高运放增益，本文在两级运放的第一级中加入增益自举电路以获得更高增益，所设计的N_Gainboost、P_ Gainboost电路如图3所示。为了降低增益自举电路对输出摆幅的影响，N_Gainboost电路输入对管采用“自然NMOS”管，其阈值电压近似为零，因此对输出摆幅的影响很小；而P_Gainboost电路输入管采用NMOS管，不会对输出摆幅造成影响。

N_Gainboost电路通过负反馈使主体运放的共源共栅管M5、M6的栅源电压相对恒定，从而使其跨导由gm提高到（ANG+1）gm，则运放的输出电阻相应提高（ANG+1）倍，其中ANG为N_Gainboost电路的增益。P_Gainboost电路工作原理类似。

增益自举电路会给主体运放引入一个零极点对[9]，需设计其单位增益带宽ωGBW_main<ωGBW_boost<ωp2，其中ωGBW_main是主运放的单位增益带宽，ωGBW_boost是增益自举电路的单位增益带宽，ωp2是主运放的次主极点，这样则可以保证增益自举电路的零极点对不会对主运放的速度造成影响，同时满足系统的稳定性要求。

本文设计的第一级运放的增益为：

式中，ANG、APG分别为增益自举电路N_Gainboost、P_Gainboost的增益。

第二级运放的增益为：

因此整个运放的增益为：

本文设计的采样保持电路用于14位100MSPS ADC中，运放的直流增益需大于100dB。主体运放两级结构的增益设计约为80dB，因而增益自举电路的直流增益设计需大于20dB。

图3 增益自举电路

3 带衬底电压调整的栅压自举开关

采保电路采样开关的性能直接影响采保电路的性能。首先，采样开关和采样电容的RC时间常数决定信号的建立时间，从而影响输入信号带宽。其次，采样开关的导通电阻会随着输入信号的变化而变化，从而对采样信号引入非线性失真，从而影响采保电路的精度[10]。

本文采用改进的带衬底电压调整的栅压自举开关电路，如图4所示。图中，M7为采样开关管。当采样保持电路处于保持相时，时钟信号CLK为高电平，此时VY2约为2VDD，M3、M4导通，电源对电容C3充电，M5截止，M10、M12导通，将采样开关管M7的栅极拉到低电平，因而开关管M7截止，M9导通，此时M7的衬底接地，使开关管可靠关断。

图4 带衬底电压调整的栅压自举开关

当采样保持电路处于采样相时，CLK为低电平，M3、M4截止，M5导通，M6、M7导通，此时VZ1≈Vin，由于C3的电压不能跳变，因此VZ2≈Vin+VDD，即此时开关管M7的栅压约为Vin+VDD，而M7源极电压为Vin，因此M7的栅源电压约为VDD，从而提高开关管的栅源电压，减小其导通电阻，增加输入信号带宽，同时栅源电压的恒定减小了导通电阻的非线性，从而减小了谐波失真。

此外，M8导通，开关管M7的衬底和源极之间的电压VSB近似为零，消除了阈值电压随输入信号的变化而变化，减小了导通电阻的非线性，提高采样保持电路的线性度和精度。

4 仿真结果

本文基于SMIC 0.18um CMOS工艺，利用Cadence Spectre软件对设计的采样保持电路进行仿真。图5是采样保持电路整体运放环路增益的幅相频率响应仿真结果，可以看出运放的环路增益为102.7dB，单位增益带宽为1.125GHz，相位裕度为72°，满足设计指标要求并留有足够余量。

图5 采样保持电路运放的环路增益幅相频率响应

表1 是增益自举电路N_Gainboost、P_ Gainboost的仿真结果，结果表明，增益自举电路在不损失电压余度的情况下极大提高了运放的增益。

表1 增益自举电路仿真结果

图6是输入信号频率为20MHz，采样频率为100MHz时，栅压自举开关的采样开关管M7的栅源电压仿真，可以看出，采样开关管的栅源电压接近电源电压且保持恒定，因此不仅减小了导通电阻而且减小其非线性。

图6 栅压自举开关的采样开关管栅源电压

图7是栅压自举开关输入输出的仿真结果，可以看出，输出可以很好地跟踪输入信号，采样保持电路的线性度高。

图7 栅压自举开关输入输出仿真

图8是采样保持电路的建立时间、建立精度仿真结果，结果表明，建立时间为3.606ns，精度达0.004%，满足14位100MSPS流水线ADC速度和精度的要求。

图8 采样保持电路建立时间、建立精度仿真

在共模电平为1V，输入信号幅值为2VP-P，频率为47.66MHz，采样频率为100MSPS时，对采样保持电路做瞬态仿真，并对其输出进行DFT频谱分析，DFT分析结果表明，本文设计的采样保持电路有效位数17.2bit，无杂散动态范围108.5dB，具有高精度、高线性度、高速的特点。

5 结语

本文实现了一种高速、高精度、高线性度的采样保持电路。该电路采用全差分结构，以及下极板采样技术来减小沟道电荷注入效应和时钟馈通所带来的误差，并采用改进的带衬底电压调整的栅压自举开关，有效减小了导通电阻，增加了输入信号带宽，通过使采样开关管的栅源电压恒定，以及衬底电压的调整，减小了采样开关的非线性，从而使采样保持电路达到高速、高精度和高线性度。基于SMIC 0.18um CMOS工艺的仿真结果表明，当采样频率为100MSPS，输入信号频率为47.66MHz，采样保持电路的建立时间为3.606ns，建立精度达0.004%，有效位数为17.2bit，无杂散动态范围达108.5dB，可以应用于14位100MSPS的高性能流水线ADC中。

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A high-performance sample-and-hold circuit used in pipelined ADC

Luo Bin1He Qingling2
Anhui Science and Technology Museum, 230088, China

TN432

A

10.3969/j.issn.1001-8972.2012.19.036

AbstractA high-speed, high-precision and high-linearity sample-and-hold circuit is designed in SMIC 0.18um CMOS technology.It adopted a high-gain, high-bandwidth fully differential OP-Amp with gain bootstrap circuit, and an improved gatevoltage bootstrap switch with substrate voltage adjustment, effectively increase the bandwidth of the input signal and decrease the nonlinearity of the sample-and-hold circuit.The simulation results show that when the amplitude of the input signal is 2VP-P, at the same time the frequency is 47.66MHz and the sampling frequency of 100MSPS, the setup time of the sample-andhold circuit is 3.606ns, and the setup accuracy reaches 0.0004%.The ENOB of it is 17.2bit, and the spurious-free dynamic range reaches 108.47dB.

Keywordssample-and-hold circuit;pipelined ADC;fully differential OP-Amp;gain bootstrap circuit;gatevoltage bootstrap switch