高速电路板的信号完整性设计与仿真

2010-01-19廖红华

湖北民族大学学报(自然科学版) 2010年4期

阮琼，廖红华

(1.电子科技大学自动化工程学院，四川成都 611731；2.湖北民族学院信息工程学院，湖北恩施 445000)

集成电路芯片构成的电子系统朝着大规模、小体积、高速度方向发展，信号的工作频率也不断提高，使得PCB的布局布线密度变大，输出开关速度过高，引起信号延迟、时序问题及串扰、传输线效应等信号完整性问题，从而导致系统工作不稳定，甚至完全不工作.因此，如何在系统设计以及板极设计中考虑到信号完整性的因素，并采取有效的控制措施，成为一个设计成功的关键因素[1].文中在对信号完整性设计与仿真的基本理论阐述基础上，探讨了如何利用高速PCB设计方法实现数据采集模块电路板的设计.

1 信号完整性基本理论

1.1 信号完整性定义

信号完整性(Signal Integrity,SI)是指在信号线上的信号质量，是信号在电路中能以正确的时序和电压做出响应的能力.当电路中信号能以要求的时序、持续时间和电压幅度到达IC时，该电路就有很好的信号完整性[1].

1.2 影响信号完整性的主要因素

引起信号完整性问题的因素很多，主要因素有延迟、反射、串扰、地弹以及电磁干扰.信号时延主要表现为信号在逻辑电平的高、低门限之间变化时，保持一段时间信号不跳变.过多的信号延时可能导致时序错误和器件功能的混乱.信号延时的原因包括驱动过载和走线过长.传输时延与信号线的长度、信号传输速度的关系如下：

式中c为真空中的光速；εreff为有效相对介电常数；lp为信号线的长度.

反射，即为传输线上的回波.反射信号产生的主要原因是过长的走线、未被匹配终端的传输线、过量电容或电感及阻抗失配.当一根信号线上有信号通过时，在PCB板上与之相邻的信号线上就会感应出相关的信号，这种现象称之为串扰.信号线距离地线越近，线间距越大，产生的串扰信号越小.地弹是指当电路中有大的电流涌动时产生的地平面反弹噪声.电磁干扰包括产生过量的电磁辐射及对电磁辐射的敏感性两个方面[1].EMI产生的主要原因是电路工作频率太高及布局、布线不合理.

图1 数据采集系统原理框图

2 高速数据采集系统

高速数据采集系统原理框图如图1所示，此高速数据采集系统体积小巧轻便，致使电路板布局布线密度高；系统时钟运行频率为100 MHz以上，ADC芯片转换率在125 MHz左右，属于高速系统；同时系统工作还需多种电源供电，因此对其分析必须全面考虑信号完整性.

3 信号完整性设计

3.1 电路板叠层设计

高速电路由于集成度高、芯片密度大以及布线紧凑的原因，一般采用多层板来降低板中的相应干扰.叠层设计要考虑器件密度、总线的布线密度、电路功能以及电磁兼容等多方面因素.合理的叠层设计是对大多数信号完整性问题和EMC问题的最好防范措施.

综合考虑多方面因素，系统电路板采用4层叠层设计，分别为顶层元件为信号层，第2层为信号地层，第3层为电源层，底层为元件及信号层.这种设计具有如下特点：电源层和地层紧密耦合，形成大“电容”补充地弹效应中需要的电荷；信号层紧靠大面积铜箔，为信号提供优良回路，减小反射与天线效应；中间层地平面和电源平面，能有效降低电源阻抗与地阻抗，减小传导干扰.

3.2 电路板布局设计

布局设计是设计PCB电路板中的至关重要的环节，良好的布局能使电子电路获得最佳性能，能有效减少信号完整性问题.布局过程中，要结合结构设计的尺寸要求和器件的布线要求，依次合理规划出主要器件的位置[2].对于图1所示的数据采集系统而言，需以FPGA为中心构建高速互连网络.在主要芯片确定位置后，根据电路的功能单元，对电路的全部元器件进行布局.对电路的全部器件布局时，PCB电路板设计应遵循以下原则：

1)按照电路的流程安排各个功能电路单元的位置，使布局便于信号流通，并使信号尽可能保持一致的方向；

2)尽可能缩短高频元器件之间的连线，设法减少它们的分布参数和相互间的电磁干扰；

3)电源要避开高速信号线以防止电源干扰；

4)模拟电路与数字电路分开设计，减小信号间干扰；

5)匹配电阻靠近器件输出或输入管脚，减小传输线“过冲”与“欠压”问题；

6)在高频下工作的电路，要考虑元器件之间的分布参数.应尽可能使元器件平行排列.这样，不仅布局美观，而且装焊容易，易于批量生产.

3.3 电路板布线设计

印刷电路的成本与层数、基板的表面积成正比，在不影响系统功能、稳定性等前提下，应尽可能地用最少层数满足实际设计需要，从而致使布线密度不可避免地增大，走线宽度越来越小.走线宽度越细，间隔越小，信号间串扰就越大，其能传送功率越小.因此，走线尺寸的选择必须考虑到各方面的因素.在设计图1所示的数据采集系统电路板时布线设计遵循以下原则：

1)应尽可能地减少高速电路器件管脚间引线的弯折，采用45°折线，减少高频信号对外的反射和相互间的耦合.

2)尽可能地缩短高频电路器件管脚间的引线以及管脚间引线的层间交替.

3)高频数字信号走线应尽可能远离模拟电路和控制电路.

同时，在设计图1所示的数据采集系统电路板时，考虑到实际情况，为了保证高速下的精确性，其模拟输入与时钟为差分形式.因为差分信号幅度相等且方向相等，所以两条信号线产生的磁场彼此互相抵消，因此能有效降低EMI[3].差分线的间距往往会导致差分阻抗的变化，差分阻抗的不一致将严重影响信号完整性及时延.为此，实际差分布线应遵循以下原则[4]：

1)差分信号的两条信号线相互间长度差必须控制在信号上升沿时间的电气长度的20%以内；

2)差分走线必须满足背靠背原则，且在同一布线层内；

3)差分布线的线间距至少大于等于1倍以上线宽；而差分走线与其他信号线间间距应大于三倍的线宽.

综合上述因素，在后续仿真分析时，对于ADC的输入差分线宽设为8 mil,差分线间距设为8 mil, 差分线长度差设为30 mil.

系统中，电源、地线的布线也同样至关重要，如设计不合理容易引起干扰，致使产品性能下降.在对电源及地线布线时，应尽量把电源、地线所产生的噪音干扰降到最低限度，以保证产品的质量.实际设计时，对电源、地线的处理遵循以下原则[2]：

1)电源、地线间加退耦电容；适当加宽电源、地线的宽度.使地线、电源线、以及信号线之间的关系满足：地线宽度>电源线宽度>信号线宽度；

2)对数字电路采用较宽的地导线以构成回路，作为地网来使用；

3)采用大面积铺铜方式处理顶层、底层，用以增强抗噪能力.

4 信号完整性仿真分析与讨论

4.1 信号完整性仿真软件选择

仿真分析软件选用Mentor Graphics公司的Hyperlynx软件.该软件是业界应用最为普遍的高速PCB仿真工具.包括前仿真环境(LineSim)，后仿真环境(BoardSim)及多板分析等功能模块，能实现频率从几十兆赫兹至数千兆赫兹以上的网络进行信号完整性与电磁兼容性仿真分析[6].使在设计时就能有针对性地消除设计隐患，从而极大地提高设计的成功率.

4.2 IBIS模型

IBIS(Input/Output Buffer Information Specification)模型是一种基于V/I曲线的对I/O BUFFER快速准确建模的方法[5-8]，是反映芯片驱动和接收电气特性的一种国际标准，能提供一种标准的文件格式来记录.如驱动源输出阻抗、上升/下降时间及输入负载等参数，非常适合系统级印刷电路板的仿真.因IBIS是一种简单直观的文件格式，很适合用于类似于Spice的电路仿真工具.其主要实现是将器件外部和I/O缓冲接口特性模型化.运用IBIS模型可进行系统级的高速仿真，其仿真速度要比使用晶体管级的SPICE模型仿真快10倍，可以节约系统设计者的分析时间.因此，在后续的仿真分析将基于IBIS模型进行分析.

4.3 仿真分析与讨论

对于PCB电路板的信号完整性仿真分析分为布线前仿真与布线后仿真，文中仅对遵循信号完整性设计规则实现高速数据采集系统布线后电路板的关键信号进行布线后仿真.采用布线后仿真能有效检查设计是否具有良好的信号完整性，并可有计划地改变设计规则，以解决信号完整性问题.

仿真设计时，使用Hyperlynx仿真软件对模数转换器(ADC)差分时钟输入网络(INM/INP)及模数转换器至FPGA的时钟信号网络Sclk进行仿真，并对此高速时钟信号网络进行串扰及EMI仿真，其仿真结果分别如图2(差分时钟输入网络仿真图)、图3(Sclk输出波形仿真图)、图4(串扰仿真图)以及图5(EMI仿真图)所示.