基于ADF4193的UHF频率合成器设计

祝 亮,王迎栋

(中国电子科技集团公司第五十四研究所,河北石家庄050081)

0 引言

现今跳频技术在无线电通信系统中应用越来越广泛。UHF频段数字微波通信设备通常采用跳频抗干扰体制,提供点对点、点对多点无线通信信道。具有频率捷变和低相位噪声的频率合成器是跳频通信系统中的核心部件。

为了实现频率合成器的频率捷变,采用PLL的单环结构很难满足小频率步进下转换时间的要求。DDS具有捷变频的优点,但是受到数字器件工作速度的限制,直接输出频率较低且杂散不易控制。美国ADI公司的频率合成芯片ADF4193,具有环路快锁和小数-N分频特性,性能指标较好,适合在无线通信系统中使用。

1 环路快锁和小数分频技术

1.1 环路快速锁定

锁相频率合成器是一个相位负反馈控制系统,其环路的锁定是一个逐渐逼近的过程。锁相环的锁定时间分为鉴频和鉴相2部分。鉴频时输出反馈的频率与参考频率误差较大,锁定信号呈上升趋势,影响控制信号上升速率的是电荷泵充电电流与环路滤波中的电容,所以提高电荷泵电流能够加速上升过程,减小鉴频时间。鉴相时输出反馈的频率与参考频率仅有相位上的误差,根据环路传输函数可知扩大环路带宽能够缩短锁定时间。ADF4193正是基于上述原理来实现环路快锁。

1.2 小数分频技术

小数分频式锁相频率合成器可以在不降低参考信号频率的前提下,提高输出频率的分辨率,从而提高合成器的频率转换速度。引入小数分频的主要问题是虽然双模分频器的平均频率与参考频率相等,但二者的瞬时频率可能不等,从而使得输入到鉴相器的2路信号存在相位差,导致鉴相器输出周期性阶梯电压并对VCO进行频率调制而形成小数杂散。小数分频应用Σ-Δ调制技术,将传统小数分频的相位杂散移向频率高端,选用适当带宽的环路低通滤波器,就可以有效地滤除频率高端的相位噪声,同时达到降低小数杂散的目的。ADF4193内部采用3阶数字Σ-Δ调制技术实现小数-N分频,具有较好的杂散性能。

2 频率合成芯片ADF4193

2.1 主要特点

ADF4193是一个具有快速锁定特性的小数分频式频率合成芯片,在频率变换时,通过切换到大环路带宽以缩短环路的锁定时间来实现快速锁定。ADF4193内置3个可编程开关,在换频时改变环路参数,从而切换到相应的环路带宽。传统‘乒乓'开关式频率合成器采用2个或多个独立的频率合成器实现频率捷变,ADF4193用单片锁相环代替‘乒乓'开关式频率合成器,简化硬件电路并降低成本,有利于跳频频率合成器的小型化设计。

2.1.1 低噪声的小数-N分频锁相环

ADF4193内含低噪声数字PFD和一个精确的差分电荷泵,内置的低噪声差分放大器可将电荷泵的差分输出信号转换成单端电压输出提供给外部VCO。芯片采用基于3阶数字Σ-Δ调制器的小数计数器,实现小数-N分频式锁相环。ADF4193最高射频输入频率为 3.5 GHz,鉴相器噪声基底为-216 dBc/Hz,输出相位可编程。芯片采用LFCSPVQ无引脚封装,缩小PCB面积,提高射频性能。芯片内部工作模块组成如图1所示。

图1 芯片内部工作模块组成

VCO反馈的射频信号经过片内限幅放大器进入小数-N分频器,分频后送PFD与参考分频信号进行鉴频、鉴相,误差脉冲输出至差分电荷泵。为了降低小数杂散,ADF4193的参考信号分频器设计的较为灵活。参考信号fi的分频由控制位为D的2倍频器、控制位为T的2分频器和4位R分频器构成。R分频器后再增加一个2分频器的作用是保证鉴相参考时钟的占空比为1∶1,当分频比大于2时应使其工作。鉴相器的参考频率fr按式(1)进行计算：

输出频率fo按式(2)进行计算：

式中,N取值范围26～255;FRAC取值范围0～4 095;MOD 取值范围12～4 095。

当N＞80时双模前置分频器应选择8/9模式,取值过程中应始终保证MOD＞FRAC。

2.1.2 快速锁定电路

ADF4193通过改变电荷泵电流,环路带宽会发生变化,换频时电荷泵电流由 100 μ A增至6.4 mA,即电荷泵电流是正常工作时的64倍,等效于PLL环路带宽扩大8倍。由于环路的捕捉时间与环路带宽的3次方成反比,所以换频时环路的捕捉时间会大大缩短,从而实现快锁。

芯片内置3个可编程开关SW1、SW2和SW3,换频时开关接通,调整环路元件参数以保证环路稳定。SW3用于接入或旁路差分放大器输出端的LC滤波网络。

2.2 寄存器编程

ADF4193内含8个24-bit数据寄存器,通过对数据寄存器的编程,可使ADF4193进入正常的工作状态。首先进行上电初始化操作,初始化过程中需设置10 ms等待时间以对环路滤波器内电容进行放电。当寄存器R1和R0写入正确的数据,环路锁定后,ADF4193就会输出正确的频率。

对于一个给定的参考频率和频率步进,首先要确定的是鉴相频率和MOD值,然后选择合适的 N和FRAC就可以输出频率。为了减小输出的小数杂散与整数边界杂散,合理选择鉴相频率和 MOD是很有必要的,所以基于ADF4193的软件编程工作较通常的整数分频PLL芯片要复杂得多。

3 设计实例

实际工程中,UHF数字微波通信设备对频率合成器提出以下技术指标：

输出频率：600～950MHz;

频率步进：125 kHz;

切换时间：≤25 μ s(100 MHz内);

杂散抑制：≤-60 dBc;

相位噪声：≤-70 dBc/Hz(f0±1 kHz);

≤-80 dBc/Hz(f0±10kHz);

≤-90 dBc/Hz(f0±100kHz)。

由于该设备对集成度要求很高,所以频率合成器的小型化设计变得非常重要。采用ADF4193为核心构成频率合成器,可以缩小印制板体积并降低功耗,适合高集成度频率合成器的设计。UHF跳频频率合成器系统组成如图2所示。

图2 UHF跳频频率合成器系统组成

3.1 环路滤波器的设计

3.1.1 仿真环路参数

ADIsimPLL仿真软件可以对ADF4193的环路滤波器参数进行优化设计。首先设定仿真环境的输入参数：输出频率范围、频率步进、鉴相频率、参考频率、MOD值、环路滤波器以及VCO的类型。由于系统提供高稳定度的10MHz参考源,故参考频率应设置为10MHz。根据芯片特性使2分频器工作,所以鉴相频率可取5 MHz,降低分频比以减小环路带宽内的相位噪声恶化。确定鉴相频率 fr与频率步进fstep后,MOD 值可由式(3)计算：

MOD值的计算结果为40。设定环路带宽和相位裕量后可建立ADF4193的初始电路。ADF4193的环路滤波器构成比较复杂,元件多,由于元件参数误差和印制板布局等影响,实际设计中结合软件仿真结果还需要对环路元件参数进行多次调试。

3.1.2 电压放大器的设计

考虑频率合成器的输出频率和相位噪声指标,VCO采用了UMC公司的UMS-1000-A16,调谐电压范围 0.5～11.0 V,输出频率范围 500～1 000 MHz,而ADF4193由于内置了最大供电电压为5.5 V的差分放大器,无法直接驱动VCO,所以设计中采用外置的运放构成同相电压放大器来扩展ADF4193的调谐电压范围。

电压放大器接入ADF4193的环路滤波器与VCO之间,采用低噪声运算放大器以减小引入的噪声。电压放大器采用15V供电,电压增益取2.2倍。为了提高放大器的稳定性并获得更好的响应曲线,实际电路中在反馈电阻上并联电容。电容取值约10～30 pF。实际调试中该电容选择不当会导致环路失锁。

3.2 抑制输出杂散

由ADF4193构成的频率合成器输出杂散主要由小数杂散、整数边界杂散和参考杂散组成。

小数杂散是由Σ-Δ调制器的量化噪声形成的,当 MOD为40时,由于能被2整除且不能被3整除,所以小数杂散间隔为 fstep/2,也就是62.5 kHz,调试中通过适当调窄环路带宽,可以有效降低小数杂散的影响。抑制整数边界杂散可以通过编程寄存器R1改变鉴相频率和MOD值,增大杂散与载波的间隔,使杂散落在环路带宽以外,通过环路滤波器进行衰减。由于频率合成器的参考频率远远大于环路带宽,所以参考杂散的影响通常可以忽略,合理进行PCB布线,尽量避免VCO电压调谐端拾取干扰信号,是印制板布线时需要注意的问题。

3.3 相位噪声估算

相位噪声作为频率合成器的一个重要指标,其性能好坏对通信系统的性能影响较大。锁相频率合成器的相位噪声是参考源、鉴相器、环路滤波器和VCO噪声等共同影响的结果。环路带宽内的噪声主要由参考源、鉴相器和环路滤波器的噪声影响,环路带宽以外的噪声主要取决于VCO。

下面按鉴相频率5 MHz,输出频率950 MHz,即分频比N=190来估算。

载波附近的相位噪声PHN1主要由参考源相噪PHNr 决定,即

环路带宽内相位噪声PHN2与鉴相器和参考源均有关系,

环路带宽以外的相位噪声主要由VCO决定,也要考虑鉴相器噪声的影响。从相噪曲线看,VCO在偏离载波100 kHz处相位噪声优于-117 dBc,所以较易满足要求。

由于环路带内与带外互相影响以及印制板布局的影响,实测相噪指标会有所降低,按恶化10 dB,频率合成器输出相噪也能够满足指标。

3.4 对锁定时间的测量

根据实测情况,对实际电路中环路参数和电压放大器元件参数又进行了调整。采用数字示波器对VCO的 VTUNE端波形进行测量,频率合成器在850 MHz与950 MHz间切换时 VTUNE端电压波形如图3所示。

图3 VCO调谐端电压波形

由图3可以看出,环路的锁定时间不超过10μ s,这包含了外置的电压放大器造成的影响,所以合成器的频率切换时间完全满足指标并留有一定的设计余量。

3.5 设计中需注意的问题

ADF4193相对于整数分频式频率合成芯片的结构更加复杂,环路滤波器的设计极为重要,应用中要注意以下几点：

①PCB应合理布线,VCO应与输入及参考信号有效隔离防止串扰,焊接芯片时应保证底部焊盘可靠接地;

②由于环路滤波器构成比较复杂,且电荷泵差分输出2路信号,所以2个环路的元件参数一致性要好,布局合理并易于调试;

③ICP计数器的编程数值决定快锁时间,必须选择合适的数值适应跳频要求。

4 结束语

UHF波段的跳频频率合成器以快锁芯片ADF4193为核心构成电路,采用较简单的外围电路实现跳频。利用小数分频锁相环使合成器的频率步进很容易达到125 kHz,输出频率范围内实测相噪指标能够达到-85 dBc/Hz(f0±1 kHz)、-85 dBc/Hz(f0±10 kHz)、-92 dBc/Hz(f0±100 kHz),杂散抑制度优于-61 dBc,均满足系统设计指标。ADF4193射频最高输入频率为3.5 GHz,适合无线通信系统中多种频段的频率合成器应用。

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