基于FPGA的超宽带低频信号发生器设计

谭晓刚，蔡昌恒，高 峯

（贵州航天计量测试技术研究所，贵阳 550009）

0 引言

电磁兼容性（electromagnetic compatibility,EMC）试验在科研装备生产中是一项重要的考量因素，电磁传导是设备电磁兼容性优劣的主要判断标准，EMC 标准中对相关试验CS114、CS115、CS116 测试要求进行了描述，在此过程中需要信号发生器产生干扰信号［1-2］。以CS114为例，测试设备需要产生一定频率范围的干扰信号，经功率放大器放大后注入受试电缆，通过监测受试电缆的感应电流变化，测试电缆束传导敏感度［3-4］。本文设计的信号发生器控制核心选用深圳国微SMQ2V3000，支持并行SPI 配置的直接数字频率合成（direct digital synthesis,DDS）芯片，大大提升了配置速度，通过上位机设置可输出不同频率、不同幅值的连续波，还可以输出不同调制频率、调制度可变的幅度（amplitude,AM）调制和占空比可变的脉冲（pulse,PU）调制信号，其性能满足了EMC 标准中电磁传导敏感度测试的需求。

1 设计方案

本文设计的信号发生器采用FPGA+锁相环频率合成（phase locked loop,PLL）+DDS 技术实现，信号发生器设计方案如图1所示，信号发生器采用硬件系统和控制软件系统协同的方式完成，设计方案中PLL 和DDS 芯片输出由FPGA 配置，提高了使用灵活性，在不同的应用场景下，可通过FPGA修改PLL和DDS芯片配置满足使用需求。PLL+DDS的组合可以提高输出信号相噪、杂散等指标。FPGA作为控制核心，晶振信号输入PLL芯片产生参考信号，DDS芯片输出目标信号，最后通过信号调理得到满足条件的输出信号［5］。

图1 信号发生器设计方案

2 硬件电路设计

2.1 参考电路

为保证时钟信号的频谱纯度，参考电路基于PLL 频率合成的方式产生高频、高纯度参考信号，为满足输出信号带宽要求，参考电路需为DDS 电路提供4 GHz 的时钟信号。晶体振荡器产生100 MHz 信号作为集成VCO 锁相环芯片参考，通过FPGA 控制该锁相环芯片产生4 GHz信号，经放大满足时钟信号输入电平要求，再经滤波处理后作为DDS 电路的参考时钟信号输入［6］。PLL芯片输出参考信号计算公式如下：

其中：fREF为参考输入；R为预分频比；Nint为整数分频比；Nfrac为小数分频比；m为小数分频数值范围。

2.2 频率合成电路

DDS 电路为专用单片集成电路，以参考电路输出的4 GHz时钟信号为参考，DDS电路根据FPGA 控制电路产生的控制字（幅度、频率、相位）实现频率、幅度、相位等参数的控制，输出1 Hz 小步进射频信号。DDS 输出频率计算公式如下：

其中：fDDS为DDS 输出频率，fREF为参考信号频率，FTW为频率控制字，N为频率控制字精度。

2.3 信号调理电路

信号调理电路由低通滤波器、π 网、放大器以及微波开关组成，其中低通滤波器用于滤除泄露的参考时钟信号，避免参考时钟信号进入后级电路造成输出信号失真；π 网用于调节微波放大器输入信号功率以保证其工作在线性区；微波放大器用于将DDS 输出信号功率放大至所需的量级；微波开关将信号从频段上分为两个支路输出，其中低频段支路进入后级电路单元，高频支路直接输出到外部，作为频率扩展输出。

3 FPGA控制软件设计

控制软件数据流图如图2所示，根据功能将控制软件系统分为：通信模块、PLL 模块、协议解析模块、AM调制模块、PU调制模块、DDS模块。其中通信模块负责与上位机交互，PLL模块在每次上电时或初始化时进行配置，其它主要模块的功能及具体实现在下文介绍［7］。

图2 控制软件数据流图

3.1 协议解析模块

协议解析模块是信号发生器核心，根据指令指挥系统运行。该模块主要通过通信模块收发指令，完成指令解析和执行。本次设计中，上位机可发送6 个字节数据，首字节为指令字，末字节为校验字，中间4个字节为数据字。上位机通过6个字节控制信号发生器初始化、输出开关、输出连续波的功率和频率，也可设置调制功能并配置调制度和占空比、调制频率。

3.2 DDDDSS模块

DDS 模块根据协议解析模块发出的使能执行初始化信号发生器、配置频率和功率功能。初始化功能需要配置DDS 芯片的通用寄存器、功能寄存器以及初始化频率相位寄存器。输出信号的频率和功率配置需要根据数据计算频率控制字，通过并行SPI配置频率控制寄存器完成频率切换，功率配置与频率配置基本相同。

3.3 调制模块

调制模块包括了AM 调制和PU 调制两个模块，在调制过程中可通过上位机发送指令修改载波频率、调制频率、调制度和占空比以及峰值，也可以关闭输出、关闭调制、切换调制方式。

3.3.1 AAMM调制模块

为产生精度更高的正弦波，AM 调制模块使用FPGA 中的DDS IP 产生正弦波，根据正弦波采样幅值、调制度以及公式（2）计算DDS 幅度控制字，循环计算刷新DDS 寄存器输出AM 调制信号。

AM 调制流程如图3 所示，设计中将FPGA IP 核配置为相位增量值输入30 bit、输出幅度值21 bit，根据调制波频率和IP 核手册计算相位增量参数，产生满足条件的正弦波。由于产生的正弦波是补码表示，因此需要将补码平移并恢复为原码。最后根据调制度和平移后的正弦波采样幅值计算最终正弦信号的幅值，结合DDS芯片的幅值计算公式计算得到幅值控制字，使用SPI 写入DDS 芯片完成信号输出。从IP 核产生正弦波到完成DDS 芯片更新，需要至少6 个时钟周期，为提高输出精度，在写入幅度控制字时，开始计算下一幅度控制字，依次循环不间断配置输出AM调制波。

图3 AM调制流程

3.3.2 PPUU调制模块

设计使用的DDS 芯片拥有8 对频率、相位、幅值寄存器组，可通过外部开关切换寄存器组，PU 调制根据此特点完成设计。即选用一个寄存器组作为信号输出寄存器组，另一个寄存器组则配置输出为无输出的控制字，根据调制波频率在两个寄存器组之间切换完成PU调制。

PU 调制模块流程如图4 所示，PU 调制模块运行时根据占空比和调制波频率计算高电平周期和完整周期，采用两个周期分别计数高电平周期和完整周期。计时器开启调制后，使能DDS 引脚切换到有信号输出的寄存器组，高电平计时器和周期计时器开始计时，当高电平周期完成后，切换到无输出的寄存器组。

图4 PU调制流程

4 结果测试

根据设计方案，经制版加工、焊接后的信号发生器印制电路板如图5所示。

图5 信号发生器印制电路板

图6 所示为1 GHz 频点输出频谱仪显示结果。

图6 输出端1 GHz、1 dBm输出

图7、图8 所示为载波100 MHz 时不同调制状态的AM 调制和PU 调制波形。结果表明设计的信号发生器AM调制波频率最高可达100 kHz，调制度设置范围10%～100%；PU 调制波频率最高可达200 kHz，占空比设置范围10%～99%。

图7 AM调制波形

5 结语

本文设计了一款基于“FPGA+PLL+DDS”技术的国产器件信号发生器，使用FPGA作为核心控制器，通过PLL+DDS 的技术得到超带宽、高精度、多功能的激励源，输出频率范围5 kHz～1 GHz，频率分辨率达到了1 Hz，实现了一定调制频率范围的AM 调制和PU 调制。试验结果表明，该技术设计的信号发生器各项性能指标满足了EMC 试验的需求，目前该信号发生器已应用到研制的EMC测试设备中并通过项目验收。