表贴型低抖动晶体振荡器的研究

苏章站,方修成,邓福龙

(江苏上频高新科技有限公司,江苏 无锡 214000)

0 引言

当今时代,速度就等同于效率,不管是人还是机器,都要在日常生活中处理日益增多的数据信息,如果没有良好的状态和效率,就无法完成工作任务。晶体振荡器作为一种常见的电路元件,它的主要功能就是利用自身的压电效应和频率振荡,通电后接连其他元件,让产品各个系统发挥协同效果。因此,从某种角度来说,晶体振荡器的抖动频率和降噪功能决定了产品的性能。本文对于晶体振荡器的电路中的噪声来源进行分析,以一种表贴型低抖动晶体振荡器为例,明晰其设计原理的基础上,对噪声特性进行优化,设计出高Q值谐振器。实验证明,该方案能有效地提高低抖动晶体振荡器降噪能力,优化起振性能。

1 晶体振荡器相位噪声问题

对晶体振荡器而言,相位噪声是一项非常重要的性能特征,它对晶振的输出频率稳定性影响非常大,一般情况下,相位噪声越小,则表示晶振性能越好,输出信号稳定性越高。如何降低相噪是未来的产品发展方向。

2 晶体振荡器相位降噪设计思路

针对晶体振荡器相位噪声问题,参考万文杰等[1]研究成果,想要降低相位噪声,就要确保石英晶振振荡振动电路的Q值。晶体振荡器的Q值越高,振荡电路的电阻损耗越小,振荡环路的Q值越高。设备降噪是必须的,选择具有低噪声指数NF和闪烁转折频率的器件,以减少半导体噪声,例如:热噪声、散粒噪声和闪烁噪声。

除此之外,电路的倍频会导致相位噪声恶化,由于噪声特性是信号电平与噪声功率之间的相对值,信号电平越高,则越有利。此外,放置旁路电容器,也能够抑制电源噪声。本文将对上述方法进行论证,分析其是否能够优化晶振相噪性能。

3 低抖动晶体振荡器的设计

本文介绍了一种低抖动表贴型晶体振荡器相位噪声评估方法。文章通过对振荡电路中的噪声来源的分析,研究了谐振器的噪声产生机理和改进方法;同时,研究低抖动振荡电路,根据低抖动振荡电路设计原理,对电路的噪声特性进行优化。实验结果表明,晶体振荡器保证正常起振的情况下,抖动指标也得到提升。

3.1 谐振器内部噪声分析

按照内部结构划分,谐振器可分为有损和驱动电路两种。驱动电路对谐振器的能量损失可进行补偿,从而使谐振器的振动达到平衡。在一个振荡器的内部,假设驱动电路不产生噪声,只有一个噪声源(电阻),想要分析其产生的噪声特性[2],首先就要计算内部存储能力。

图1 振荡电路

内部存储能力公式为:

Estore=CVpp2/2

(1)

载波信号的电压为:

Vsig2=Estore/C

(2)

由于振荡器内部的噪声电压产生源是电阻在噪声宽带上作用导致,再加上晶体振荡器的Q值较高,假设振荡器两端信号为理想波形。

那么,产生的噪声电压公式为:

(3)

则,信噪比公式如下:

信噪比SNR=Vsig2/RVsig2=KT/Estore

(4)

从公式4可看出,通过计算最小噪声电压和最大化电压,可显著提高信噪比。

而评价谐振器内的噪声特性,需要引入Q值来计算。Q值被万文杰等[1]定义为谐振器内部储存能力与耗能(Pdiss)的比值。公式为:

Q=ωEstore/Pdiss

(5)

用公式(5)代入公式(4)中,能得出公式(6):

SNR=QPdiss/ωkT

(6)

由公式(6)可知,谐振器信噪比与Q值、功耗呈正向关系,和振荡频率呈相反关系。

公式(6)适用于低抖动晶体振荡器,当Q值达到100 k以上,其与晶体设计参数计算公式为:

Q=ωL1R=2πKL×Kf×t2R×A

(7)

在公式(7)中,A代表电极,t代表晶体厚度,KL代表电感,KC为电容量。从公式(7)中可以看出,在同样的制作工艺和原料的基础上,Q值与晶体厚度呈正相关,和电极呈现负相关。

电极面积越大,也容易产生噪声。这是因为由于电极面积大,距离基座的距离比较近,在振动过程中,传递信号会造成反射,减弱主振动,降低Q值。当电极面积越小,电阻就会增加,容易导致Q值降低。因此,需要合理设计电极,才能避免影响谐振器Q值。

本文以常见的30 MHz的晶体振荡器为例,通过实验和理论相结合的方法,进行设计。当谐振器的Q值超过110 k,电阻会下降至30 Ω,更容易起振。为确保设计的合理性,本文预先设定驱动电路在工作过程中,不会产生噪声。为确保设计的精准性与合理性,应该避免其他零部件产生的噪声值[3]。

3.2 低抖动晶体振荡器的电路研究

本文选择的低抖动晶体振荡器主要包含6个模块内容,分别是电路、振荡电路、检测电路、带隙基准电路、输出缓冲电路以及偏置电压电路。工作效率为10～60 MHz,电压范围为1.3～3.6 V。

其中,带隙基准电路主要是为芯片提供与外部电压电源无关的参考电压,与工艺角阈值呈正面关系。当输出电压随着工艺角变化时,可稳定振荡器的输出级,提供更加稳定的偏置电压。稳压器可为振荡器提供电源,有效降低电源噪声,优化电源的抑制比。低压差线性稳压器具有低成本、低噪声、低静态电流等特性,一般配备1～2个旁路电容,占位较少。

线性稳压器可实现特性的根本原因是内部调整管应用了P沟道场效应管,而不是常见的PNP晶体管。

P沟道场效应管无需电流驱动,可减少零部件本身的电流。同时,相较于PNP晶体管理,P管无需确保输出和输入电压差,可避免饱和状态影响输出能力,只需要极小的电阻就能降低压差。

因此,在低抖动晶体振荡器的驱动电路中,本文使用了稳压模块,可优化芯片电压的工作范围,降低了因电源抖动产生的相位噪声。在带隙基准电路与稳压电路中增加RC滤波,可抑制前者闪烁噪声对于稳压器的影响,可优化噪声性能。

此外,偏置电压电路可能产生电源抑制能力,优化噪声性能,提高信号的输出质量。在10～60 MHz的范围内,振荡器能够为晶体提供不同的功率,从而输出信号。包络检测电路按照输出信号可以控制阈值电压,当包络大于阈值电压时,就能输出使能信号,激活电路。当偏置电压产生电路做功时,输出缓冲器可在恒定电流切换的环境下,提高嗓音抑制能力[4]。

3.3 实验结果及研究趋势

基于上文分析,本文所采用的晶体振荡器的电路和谐振器,分别为驱动电路和30 MHz。晶体振荡器产品经过真空包装,全密封完好无损。经过对其进行验证,得出结果。

该晶体振荡器在-50～58 ℃频率精准度可满足设计的基础要求,在连续给电300次时,起振频率正常,没有出现寄生共振的情况。一般来说,评价时钟振动有3种指标:相位、周期和周期间。3种抖动可以相互转化。受限于文章的篇幅,本文主要分析晶体振荡器的相位抖动。其结果为191.1 fs(12～20 MHz)。这样的设计结果,相较于一些国外的晶体振荡器的抖动431.4 fs,更加优秀。因此,将其应用到相关行业中,具有一定的价值与意义。

目前,晶体振荡器正朝着小型化、芯片化、集成化、低抖动等方向发展。随着手机、PDA的广泛应用,并在逐渐缩小尺寸、降低价格,对配套元件提出了新的要求,导致高容量标准振荡器产品的封装从7 mm×5 mm向5 mm×3.2 mm方向发展。另一个重要的方面是消费电子行业。现在,越来越多的年轻人喜欢各种各样的数码产品和IT产品。小巧和轻便是晶体振荡器一个很重要的指标。因此,晶体振荡器这一领域对于微型化、芯片化的需求表现最为强烈。每一种晶体振荡器,都需要晶片,而晶片因为自身的结构和物理性质,在震动和碰撞中,更容易受到损伤。对于那些不需要太大体积的电子产品来说,微型化的晶体振荡器的需求量也是与日俱增的。从产品发展的方向上看,目前,采用表贴型低抖动晶体振荡器已成为行业发展的前沿方向。近几年,我国的相关领域也取得了较大的成果。随着我国近几年通信行业的迅速发展,积极拓展低抖动晶体振荡器,不仅可与国内的电子设备的发展趋势相吻合,若能成功,还将具有巨大的市场前景。此外,如果用户在国内购买这种产品,将会大大地简化技术交流和售后服务问题,这对于缩短后续产品的研发和生产周期,保证供货渠道是有利的。

4 结语

本文以一种表贴型低抖动晶体振荡器为例,通过探讨低抖动晶体振荡器的噪声特性,分析了低抖动晶体振荡器电路的设计原理,提出了针对性的解决措施,使其降噪能力得到了提升。随着晶体振荡器行业的快速发展,为进一步推动我国通信、卫星测绘等相关行业发展,满足行业设备起振的需求,国内相关企业要大力发展低抖动晶体振荡器,摆脱对国外市场的依赖,形成本土化优势,进而推动晶体振荡器行业发展壮大。