多站时差定位数字接收机设计

罗进川，吴 兵，陈 光，曹继明

（中国电子科技集团公司第三十八研究所，安徽 合肥 230088）

0 引 言

时差定位是利用同一辐射源到达不同侦察传感器的时间不同求解辐射源目标位置，实现目标定位。实际时差定位系统能力不仅包含目标位置的定位，还包含定位目标的覆盖范围。影响定位的主要因素包括布站方式、站址误差、时间测量误差、接收动态性能。本文通过仿真分析时间测量误差对定位精度的影响，根据辐射源辐射特性及定位区域覆盖需求，明确接收机的动态要求，设计一种瞬时带宽为200 MHz、瞬时动态范围大于78 dBc、延迟测量随机误差小于100 ps 的数字接收机，满足在特定区域的目标定位要求。

1 时差定位的影响因素

1.1 动态范围

动态范围是截获目标信号正常工作情况下最大输入信号和最小输入信号的强度之比。最小输入信号强度也称为灵敏度，为接收机可以检测到的最小信号；最大输入信号为接收机可以接收的最大信号，高于这个信号强度会导致接收机饱和阻塞，信号检测和定位失败。以舰载雷达信号定位为例，动态范围主要考虑三个方面的因素：一是目标距离变化因子D1（最大探测距离、最小探测距离分别按500 km、50 km 计）；二是目标信号发射波束形状，主瓣、副瓣信号变化的动态因子D2（如雷达信号按40 dB 计）；三是不同目标发射功率变化因子D3（最大功率按峰值功率2.2 MW、最小功率按峰值功率20 kW 计），则有以下计算：

综上可知，最极端情况下的系统动态范围要求达到D1+D2+D3=80 dB。接收机的设计必须考虑其动态范围的要求。

1.2 时间测量误差

以四站时差定位接收机为例，设定位基站的坐标为S0(x0,y0,z0)、S1(x1,y1,z1)、S2(x2,y2,z2)、S3(x3,y3,z3)，其中S0为主站，S1、S2、S3为辅站，目标空间坐标为T(x,y,z)。目标和基站之间的距离公式[1-6]为：

式中：ti代表电磁波从目标到辅站S1、S2、S3的传输时间；t0代表电磁波从目标到基站主站S0的传输时间；Δri代表目标到主辅站之间的距离差；r0、ri代表目标到各站之间的距离。通过CHAN 算法[7]可以求解出目标的坐标T(x,y,z)，从而实现目标定位。

三维时差定位系统的精度可以用GDOP[8]表示为：

目标定位误差GDOP 与时差测量误差TDOA、站址测量误差及目标各站相对位置有关。

采用四站式圆形布站，圆心为主站，假定定站址测量无误差，设置目标范围在x、y轴方向均为±500 km，辅站圆半径为5 km，3 个辅站之间的夹角为120°。仿真时间测量误差对定位精度的影响如图1~图4和表1所示。

表1 定位误差仿真数据 km

图1 20 ns 测时误差时定位误差轮廓图

图2 20 ns 测时误差时定位误差等差图

图4 0.2 ns 测时误差时定位误差等差图

仿真结果表明，在布站形式固定的情况下，延时测量误差TDOA 对目标定位有较大影响，严重时或导致测量结果完全不可用。因此，需设定特定的布站形式和站址测量精度条件，预设特定的定位精度目标，相应的延时测量精度必须满足相应的要求。

2 硬件设计

时差定位数字接收机硬件包括时钟频率合成和宽带数字接收，如图5 所示。时钟频率合成器输入的是GPS 接收机PPS 综合生成的相位相参的10 MHz 时钟[9-10]；时钟频率合成器生成宽带数字接收机所需要的采样时钟DCLK、处理时钟PCLK、同步时钟SCLK。宽带数字接收完成对模拟接收通道输入的中频模拟信号的数字化后，进行数字下变频处理，输出基带IQ 信号；然后进行16 信道的信道化处理，信道化输出的子信道进行IQ 求模，获得数字视频信号；最后对信号进行检测并形成数据包，发送至后端进行进一步的数据处理。

图5 接收机系统组成框图

2.1 时钟生成及要求

时钟频率合成器是数字接收机的基本定时基准，其频率准确度、频率稳定度、相位稳定度以及相位噪声特性直接决定数字接收机的动态性能和时间测量性能。

时钟频率合成器采用锁相倍频和同步分频的方案，会产生具有确定性相位关系的多路时钟，硬件组成框图如图6 所示。

图6 频率合成器原理框图

频率合成器采用两级锁相方案，第一级为PLL1+VCXO 方案，PLL1输入从GPS接收机锁相恢复的10 MHz参考时钟[10]，设计保证这个参考时钟在统计意义上是与GPS 接收机的秒脉冲（PPS）是严格相位相参的。VCXO为一个高品质的恒温锁相晶体振荡器，其中心振荡频率为100 MHz，调 谐 范 围 为-200~200 Hz。VCXO 经 过10 分频后送到PLL1 和10 MHz 参考时钟进行相频检测，调节VCXO 的输出，使VCXO 锁定跟随在10 MHz 参考时钟。VCXO 可以视作一个高Q值的振荡滤波器，可以消除和净化10 MHz 参考时钟上的噪声，输出高品质的纯净100 MHz 时钟，相位和参考时钟锁定。VCO 振荡器工作在3 GHz 的振荡频率，输出经过30 分频后和VCXO 输出的100 MHz 一起送到PLL2 进行相频检测，锁定输出高品质的3 GHz 时钟，这样经过两级锁相，使得VCXO 输出相位锁定在10 MHz 参考时钟上，3 GHz时钟相位锁定在100 MHz 参考时钟上。两级锁相后，3 GHz 时钟相位最终锁定在10 MHz 参考时钟上。这样确保接收机在每次加电过程中，时钟输入输出之间具有稳定的相位关系。VCO 输出的3 GHz 时钟进入计数分频器产生系统需要的各种频率时钟，其分频过程为：外部输入一个满足特定的Setup/hold 时间异步复位SYNC信号，经过10 MHz 参考时钟同步的D 触发器，整形输出一个同步复位信号；再对各计数分频器进行复位，各计数分频器从0 开始计数，设计保证计数分频器的输出频率与10 MHz 参考时钟及3 GHz 时钟之间具有公倍数关系，则各个计数分频器的输出和10 MHz 参考时钟一定具有确定性的相位关系。通过这样一系列的设计处理，设计出了确定性的相位关系的时钟系统，该系统不随每次开关机的变化而发生变化，并且能保证各独立定位接收站输出的时钟相位关系是一致的。这对多站时差定位接收机非常重要，可防止由于时钟系统的分频倍频导致输出的时钟相位不一致，避免由时钟随机相位原因导致的随机测量时间误差。

时钟频率合成器输出的时钟和参考时钟必须保证稳定的相位关系外，其输出1 GHz 的一路DCLK 用作ADC 采样时钟，其相噪特性直接影响ADC 性能。经软件仿真，采样时钟的相位特性如图7 所示。

图7 采样时钟仿真相位特性

采样时钟的相位抖动为80 fs，ADC 孔径抖动为102 fs，总时钟抖动为：

ADC 理论动态范围SNR 可按如下估算：

表2 为一些输入频率的理论SNR，其能够确定ADC的SNR 性能上限。

表2 ADC 的SNR 性能上限

2.2 宽带数字接收

宽带数字接收的硬件框图如图8 所示，系统主要由ADC 和FPGA 组成，输入的模拟中频信号经采样钟DCLK 转换成数字信号，经JESD204B[11]编码后用高速Serdes 传输给FPGA，在FPGA 内部经过JESD204B 接收器还原出ADC 原始采样数据。SCLK/SYNC 信号用于同步信号的接收，204B 接收器输出经过DSP 信号处理，检测出RF 脉冲信号，形成PDW/RDW 送后续系统进行处理。

图8 宽带数字接收硬件框图

图8 中ADC 选用TI 公司的ADS54J69[12]，其部分动态性能指标如表3 所示。FPGA 选用XILINX 公司的，ADC 芯片接口为JESD204B 接口。ADC 和FPGA 之间的连接遵从JESD204B 协议，其关键的几个接口信号包括SYNC、DCLK、PCLK、SCLK。DCLK 为采样时钟，PCLK为送到FPGA 内部JESD204B 核和FPGA 内部的信号处理的处理时钟，SCLK 同时送给ADC 和FPGA 内部JESD204B 核，用 于 产 生ADC 和JESD204B 核 内 部 的LMFC[11]时钟。DCLK、PCLK、SCLK 三个时钟是时钟频率合成电路产生的，必须满足稳定的相位关系和特定频率倍数关系。在本文设计中，根据ADC 芯片手册要求，DCLK为1 GHz，PCLK为250 MHz，SCLK 为15.625 MHz。按照JESD204B 协议要求，仔细调整这几个时钟的合理相位，就可以实现确定性延迟特性，即RF 输入到FPGA内部JESD204B 核输出之间的延迟时间是确定的，接收机任意的开关机都不会对其产生影响。

表3 ADS54J69 性能指标

3 FPGA 实时信号处理

实时信号处理主要完成信号的检测，形成PDW/RDW 数据包，送后续系统进行分析和综合处理。信号处理流程框图如图9 所示。

图9 信号处理流程

JESD204B 输出的200 MHz 宽带实时信号经过数字NCO 变频[13]，然后低通滤波，得到±100 MHz 的宽带IQ 信号；IQ 信号经过128 点加窗FFT 变换进行信道化处理[14]，得到16 路子信道输出。每个子信道带宽为31.25 MHz，相对于输入的原始信号，每个子信道SNR获得12 dB 的数字处理得益。子信道经过包络检波后进行视频检测[15]，截获脉冲信号的幅度、频率、脉宽等信息；再与GPS 接收机产生的本地时间戳进行数据融合，形成PDW/RDW，送后续分析和综合处理。

4 关键性能测试

数字定位接收机独立安装在散布距离较远的基站，相互之间无直接关联，其关键性能要求为两个：一是要保证各独立接收机在接收相同信号时，具有相同的延时特性，且不受本站各种因素的影响，具有恒定的特性；二是要有足够的接收动态范围，确保满足特定覆盖范围的要求。

4.1 动态范围测试

动态范围测试覆盖接收带宽的上下边界点，并取若干点和芯片指标对比，评估设计损失。测试信号源为安捷伦E8257D，其输出信号经过LC 滤波处理后发送至ADC 输入端。对ADC 输出原始数据及信道化处理后的输出进行4K 点FFT 运算，测试结果见表4 及图10~图12。表4 中，最后一列为加上信号化处理得益后的最终动态。

表4 动态范围

图10 310 MHz 点频频谱图

图11 370 MHz 点频频谱图

图12 470 MHz 点频频谱图

4.2 延迟特性测试

测试采用双机对比，通过随机开机测试的方式以检验接收机的延迟特性及稳定性，测试框图如图13 所示。

图13 延迟特性测试原理框图

图13 中，GPS 接收机输出的10 MHz 时钟经过功分后送给信号源E8257D、数字接收机1、数字接收机2，同步整形电路作为基准时钟。信号源以10 MHz 时钟作为外部参考源，在同步触发脉冲作用下产生375 MHz 的连续波信号，功分后发送给接收机1 和接收机2；接收机1和接收机2 在同步触发脉冲作用下，用FPGA 内部的在线逻辑分析仪采集数字波形信号，导出到计算机对数据进行处理，计算两个接收机输出信号的相位关系，得出接收机的延迟特性，测试结果如图14~图15 所示。开关机重复测试的结果见表5，表中为部分测试结果，在不同环境条件下测试上百次，也有类似的结果。大量测试表明，两个接收机的随机相位误差峰峰值Δϕpp≤±6°，即两路独立接收机机之间延迟误差不超过12°，这折合在375 MHz 频率信号上，其随机延迟误差Δtpp公式为：

表5 随机开机相位特性测试结果 （°）

图14 独立ADC 相位测试图

图15 双ADC 相位差测试图

表5 为8 次随机开机测试结果（单位为（°））。由表5可知，两个ADC 的相位差值平均值为229.30°，相位差值最大值为231.88°，相位差值最小值为223.62°，相位差值漂移量为8.26°。

5 结 语

时差定位影响定位精度的因素主要包括布站方式、站址误差、时间测量误差、接收动态性能。本文仅专注于接收机设计，从影响时间测量误差的因素入手，重点阐述了用于时差定位接收的时钟系统设计要点，强调GPS 参考时钟及其他派生时钟之间的频率在具有公倍数关系时，可以保证接收延时误差，具有良好的一致性和稳定性，并实现了优于100 ps 的随机延时误差。选用高动态的ADC 芯片和精心设计，实现了78 dBc 动态的数字接收机。

本文的定位数字接收机已运用于实际工程项目，结合实际布站方式、高精度GPS 站址定位以及系统处理算法，在大于500 km 的距离上，实现了优于1‰的定位精度，取得了良好的实战效果。

本设计中，由于各个时钟都由锁相倍频产生，锁相振荡器固有频率抖动特性以及GPS 产生的10 MHz 时钟的相位抖动特性，是导致延时测量误差产生的原因，一般情况下，这些时钟抖动其统计特性都是零均值的，应当采取适当的信号处理办法给予消除，这有待于进一步探讨。