基于FPGA 的短波多路并行系统实现及资源优化*

胡前凤，孙健兴，冯双双，徐国稼

（武汉中原电子集团有限公司，湖北 武汉 430205）

0 引言

短波通信是指利用波长在100～10 m（频率为2～30 MHz）的电磁波进行的无线电通信。实际上，通常把中波的高频段（1.2～3 MHz）也归到短波波段中，所以现在许多研究把短波通信波段范围扩展到了1.5～30 MHz，并将其称为高频通信[1]。短波通信主要依靠电离层反射（天波）来传播，凭借其通信距离远、成本低、抗毁坏性好、不依赖第三方资源等特点，被广泛应用于军事和民用通信[2,3]。

短波通信已经进入全新的数字时代，它的潜力在不断被挖掘，应用范围也在不断扩展。短波通信的工作带宽受限，一般3 kHz 是一个信道带宽，为了使用短波实现灵活的带宽传输，本文使用xc7z045 芯片完成了16 路并行发送和接收机的短波数字通信系统，可以灵活配置发送带宽，同时通过多路复用技术使接收机性能得到进一步的提升。

本文首先介绍单路短波数字通信系统的传输原理，其次描述多路复用技术提升系统性能的算法研究，最后详细分析了多路并行收发技术在现场可编程门阵列（Field Programmable Gate Array，FPGA）上的实现及资源优化。此外，通过MATLAB 搭建系统仿真平台，评估在3 kHz 带宽下，系统频偏对系统性能的影响，并通过在FPGA 上实现的特点，利用高系统时钟的优势完成精确的频偏估计，结果显示，本文方法不仅有效提高了系统接收机性能，而且可以进行FPGA 资源复用。

1 单路短波数字通信系统

本文介绍单载波调制解调技术[4]，以及短波调制解调器系统在FPGA 上的实现过程。短波单路调制解调器的FPGA 实现如图1 所示。

图1 单路数字调制解调实现

在短波的工作频段范围内，一般它的工作带宽 在3 kHz、6 kHz、9 kHz 或12 kHz，本文实现以3 kHz 为基础，根据单路数字调制解调实现框图[5]，首先需要对信源添加循环冗余校验（Cyclic Redundancy Check，CRC）并进行信道编码。

1.1 校验编码实现原理

CRC 即Cyclic Redundancy Check，是数字通信系统中常用的一种循环冗余校验码，它具有信息段和校验字段的长度可以任意选定的特点，CRC 码由两部分组成，前部分是信息码，后部分是校验码。在产生CRC 校验码时，首先确定校验码的生成多项式，本文以多项式为x16+x12+x5+1 的CRC 码来介绍CRC 编码的FPGA 实现，具体实现如图2所示。其中crc_in 表示信息码的输入，d1～d16 表示编码过程中的寄存器更新及存储过程。此外，寄存器都进行模2 加运算，crc_out 为编码后的信息段和校验段的输出，即CRC 编码输出。

图2 CRC 编码原理

1.2 信道编译码

目前信道编译码技术[6]在通信系统的运用已经非常成熟，例如目前的BCH、RS、Turbo、低密度校验码（Low Density Parity Check，LDPC）等编译码技术，都被普遍应用于通信系统的传输，用以纠正在信道传输过程中引入的错误，从而保障在接收端无误码地正确接收信息。本文主要介绍Turbo 码。

Turbo 编码具有类随机码的特性，同时具有足够的结构信息，这使得其能够使用一种高效的迭代译码方法进行译码。Turbo 编码器结构如图3 所示。

图3 Turbo 编码器结构

在接收端使用Viterbi 译码算法对经过信道均衡解映射后的信息进行信道译码，获得纠错后的比特信息，再送入CRC 校验，CRC 校验能给出信息正确的有效指示，完成整体链路的顺利传输。

1.3 正交调制与解调

调制是发送端的比特序列到符号的映射。解调是接收端的符号到比特的逆过程。具体映射根据需要进行星座图映射，主要包括BPSK、QPSK 等正交映射，星座图映射方式如下：

（1）BPSK：比特1 映射到星座图-1，比特0映射到星座图1 的位置。

（2）QPSK 正交映射如表1 所示。

表1 QPSK 映射

1.4 组 帧

通过在发送端需要传输的信息序列前和信息中间插入已知序列，利用这些已知序列接收端进行同步捕获、载波频偏信息提取以及信道信息提取，这些都是接收端有效解调的必要条件。组帧就是将加入的已知序列与需要传输的信息一起组成帧结构发送。

1.5 多级滤波器插值及抽取

短波通信系统带宽受限，一般以3 kHz 为一个信道带宽，若使用FPGA 高速芯片完成3 kHz 带宽的信息发送，则需要在发送和接收端使用级联滤波器进行插值和抽取[7]，插值和抽取使得低速率有限带宽的信息能匹配到高系统时钟上传输。

发射机级联滤波器插值过程：首先低速率基带正交信号经过4倍内插后送入根升余弦（Root-Raised Cosine,RRC）滤波器进行第一级滤波；其次经过多级2D 倍内插和有限脉冲响应（Finite Impulse Response，FIR）低通滤波器，将低速率信号进行提速；最后通过级联积分梳状（Cascaded Integrator Comb，CIC）滤波器将数据提高到可以在高速芯片上处理的高速率处理信号。处理流程如图4 所示。

图4 上行多率信号处理

接收机级联滤波器抽取过程：抽取过程是插值过程的逆操作，首先通过积分梳状滤波器进行降速；其次通过多级有限脉冲响应低通滤波器进行下采样抽取；最后经过匹配根升余弦滤波器后对数据进行4 倍抽取，获得最佳采样的单倍基带信号。相比于发送端的内插过程，抽取是一个降速处理过程，处理流程如图5 所示。

图5 下行多率信号处理

基带正交信号的内插和抽取过程是一个逆变换过程，其主要完成多率信号的处理过程。要实现取样率变换（抽取与内插），关键是要实现抽取前或内插后的数字滤波。对于基带抽取和内插，滤波器均为低通数字滤波器，都需要设计满足抽取或内插抗混叠要求的数字滤波器，滤波器的性能好坏直接影响取样变换的效果及实时处理能力。

1.6 上下数字变频

发送端上变频主要是将经过多率信号处理后的信号，经过数字变频处理搬移到1.5～30 MHz 的短波频段，然后通过模拟数字转换器（Analog-to-Digital Converter，ADC）发送输出[8]。接收端则是一个逆变换的过程，将接收到的短波频段信号经过数字处理，完成信号到0 频的数字信号。数字上变频，是在发送端使用正弦（sin(wn)）和余弦（cos(wn)）分别与数字信号正交分量I(n)和Q(n)进行相乘，将0 频信号进行频谱搬移，再送入数字模拟转换器（Digital-to-Analog Converter，DAC）将数据发送到信道上进行传输。数字上下变频如图6 所示。

图6 数字上下变频

在通信系统中，接收端同步技术、信道估计及均衡以及信道译码等都是通信系统中的关键技术，它们的性能直接关系系统的解调性能。针对短波数字通信传输要求，这里重点对同步和载波同步技术进行分析说明。

在通信系统中，特别是针对突发通信系统而言，系统帧同步是第一个需要完成的同步，且同步的精确性影响整个系统的传输质量。本文通过在发送端帧头添加相应长度的伪噪声序列（Pseudo-Noise Code，PN）伪随机序列，在接收端使用相同的PN序列进行相关运算获取帧同步，相关运算如下：

式中：j从1到L按步进1依次增长；rpn+j表示接收端收到的L个信息中第i个信息；rp´n+j+A表示本地PN 序列中第i个取共轭；L为相关累加序列的长度即PN 序列的长度；Cn表示接收信息与本地L长共轭序列的相关累加值，当接收序列与本地PN 序列完全对齐时A值为0，Cn值达到最大。

通过将接收端使用PN 序列的整数倍与接收端接收的数据的共轭进行相关，获取L长相关值Cn。

接收延时信号的能量Pn为：

判断相关序列运算能量Cn与接收延时信号能量Pn的比值，在PN 到达后，比值达到最大，其他时刻接近于0。图7 展示了PN 序列的相关特性，如图所示，在PN 到达时刻比值达到峰值，由此判断帧同步。

图7 PN 序列相关特性

在短波通信系统中，接收端载波同步对系统性能也有较大影响[9]，通过MATLAB 仿真分析，对于一个3 kHz 带宽的通信系统，接收端频偏超过1 Hz对通信系统的接收解调都存在影响，因此在短波通信系统中，频偏估计的准确性也是关系通信系统的解调性能的决定性因素。

本文使用了两次频偏估计及补偿：第一次粗频偏估计及补偿，把频偏锁定在2 Hz 内，且能捕获-30～30 Hz 范围内的频偏；第二次细频偏估计及补偿，能够把频偏估计锁定在-0.2～0.2 Hz 内，这样既能保证频偏估计的范围满足系统设计需求，又能够保证频偏估计的精确性，确保系统的解调性能。通过仿真分析，在信噪比大于-8 dB 时，两次频偏估计性能可以获得预期效果。

2 多路并行短波数字通信系统

多路并行系统相对单路系统而言，关键技术点基本一致，但是通过多路并行发送一致的信息，在接收端进行信息合并可以提高系统接收性能，其次在短波通信中受带宽使用限制，可以通过并行使用不同频率资源，提高系统的传输带宽。当然多路并行短波系统相对单路系统有其自身的优越性，但是在使用FPGA 实现[10]过程中，多路并行系统很多资源相对于单路系统资源都是成倍增长的。针对资源的成倍增长，本文详述了多路并行系统FPGA 资源优化方案，通过对系统关键模块的优化，使用xc7z045 芯片完成了频谱感知和16 路并行短波通信系统与收发机的FPGA 设计实现，且设计实现性能和功能均满足设计需求。16 路短波并行收发系统实现如图8 所示。

图8 多路数字调制解调FPGA 实现

3 MATLAB 仿真及性能分析

不同频偏下系统仿真性能如图9 所示。由图可知，1 Hz 以内的频偏估计对系统性能影响不大，但是3 Hz 的频偏会导致系统有1.5 dB 的性能损失，因此为了最大限度地达到系统最佳性能，必须控制本文的频偏估计精度。本文中详述的两次频偏估计方案，既能保证频偏估计的范围和精度，又能确保FPGA 资源的可实现性。

图9 频偏对系统性能影响曲线

4 多路FPGA 实现资源优化

本节主要讨论单路收发系统与多路收发系统的资源差异，并通过实践完成单路收发FPGA 系统与多路并行收发资源的对比。

4.1 单路收发系统与多路收发系统的资源差异

由于系统时钟远大于基带速率，基带发送和接收尤其是编译码模块均使用串行处理。相对于单路系统，多路系统的收发基带部分只是增加了查找表（Look Up Table，LUT）和块存储器（Block Random Access Memory，BRAM）资源，主要的编译码核均与单路一样。此外，中频滤波器采用级联多通道，相比于单路级联单通道，也只是增加部分BRAM 资源。单路收发系统与多路收发系统，资源差异最大的方面在于上下变频和接收端并行的多路相关器，但是由于系统时钟远大于符号时钟，接收端并行的多路相关器资源相对会很小，在完成接收端并行同步后，所有数据存储及接收端的均衡和译码都是串行处理，与单路系统资源差异不大，其中主要差异在于上下变频中使用的直接数字频率合成技术（Direct Digital Frequency Synthesis，DDS）处理资源和CIC 资源。

4.2 单路收发FPGA 系统与多路并行收发资源的对比

短波波形基带符号速率在3 kHz 左右，通过仿真分析频偏在1 Hz 范围内，频偏对系统性能影响较小，而超过了1 Hz 对系统的解调性能会存在影响。针对频偏估计的范围及精度，本文提出一种粗频偏和细频偏资源共享，并利用系统时钟与基带时钟的比值来实现频偏估计在（-30～30 Hz）的估计范围，同时能够达到-0.2～0.2 Hz 的频偏精度需求。接下来主要分析频偏估计的算法及FPGA 实现。

第一次粗频偏估计：接收端基带符号速率是3 kHz，系统时钟使用73.728 MHz，那么系统处理时钟是基带符号速率的24 576 倍。对于接收端基带256点长度的PN 序列，在实现过程中完成256 点PN序列相关及不同频偏的相关累加，实际需要263个系统时钟，那么一个基带符号速率可以完成245 76/264=93 次频偏估计。在一个3 kHz 时钟内可以计算93 次256 点的相关累加运算，对于-30～30 Hz 的频偏范围的频偏估计，以2 Hz 为步进，正负对称，一个时钟内17 个频点的带频偏的相关值在一个基带符号时钟内就可以完成，通过最大相关值的选取即可以完成同步搜索，同时完成粗频偏估计，并把估计范围锁定在2 Hz 的范围内，有助于进一步的细频偏估计。

完成第一频偏估计，频偏范围基本可以锁定在-3～3 Hz，同时使用粗频偏估计的原理，再次以0.2 Hz 为步进，1 个时钟内可以完成-3～3 Hz或0.2 Hz 步进的频偏估计。由于粗频偏估计完成，且细频偏估计与粗频偏估计算法一致，这部分FPGA 资源可以共享，对于16 路并行接收，频偏估计资源可以降低一半。频率探测及16 路并行FPGA资源消耗如图10 所示。

图10 频率探测及16 路并行FPGA 资源消耗

单路收发系统与16 路并行收发系统主要资源差异如表2 所示。

表2 单路与多路FPGA 主要资源对比

5 结语

本文主要基于多通道并行短波收发系统进行相关技术点分析，并结合实际FPGA 芯片实现，完成了多路并行短波收发通信系统在FPGA 的实现优化方案，保证了频率探测与16 路并行收发系统在FPGA 的实现可行性，同时保证了系统设计满足实际短波波形设计性能，并对于多通道多频率短波收发系统的设计实现做了详细阐述。