一种带脉宽保护的场效应管驱动器

雷旭，罗焰娇，唐旭，曾欣

（中国电子科技集团公司第二十四研究所，重庆 400060）

引言

场效应管是开关电源、电机控制、脉冲发生器等系统中最常用的功率开关器件之一[1]。场效应管驱动器可以将低压、低电流的控制输入信号转换为高压、大电流的驱动信号来作为场效应管的输入，使场效应管的栅极电压迅速升高或降低，以保证其稳定导通或截止[2,3]。

场效应管驱动器产品按制造工艺划分，主要有CMOS、双极和BCD三种不同的类型，各自特点如下：CMOS场效应管驱动器的工艺结构相对简单，在成本控制方面有很大优势，但是受限于功率管驱动能力，常用于20 V以下且对驱动电流要求不高的驱动系统，如MAXIM、INTERSIL公司的442X系列产品等；双极工艺制造的场效应管驱动器主要用三极管进行功率驱动，三极管静态电流大，但同时具有高跨导、驱动能力相对较强的特点，常用于40 V以下且对驱动电流要求不高的驱动系统，如TI的UC1705～1710系列等； BCD工艺集成了双极器件、CMOS和LDMOS，综合了双极器件高跨导/强负载驱动能力、CMOS集成度高/低功耗、LDMOS高耐压/低功耗/强驱动能力的优点，因此，BCD工艺制造的场效应管驱动器可应用于2 A甚至更高的大电流驱动系统[4,5]。目前，国内BCD工艺迅速发展，虽然与国外工艺存在一定差距，但采用BCD工艺研制场效应管驱动器对提升军民融合电子元器件性能具有重要意义。

文章引言主要介绍场效应管驱动器的架构设计和基本原理，第1节给出了TTL/CMOS输入级、脉宽保护单元、缓冲单元和死区单元的设计，第2节给出驱动器的仿真结果和版图设计，第3节得出结论。

1 电路设计与实现

本文设计的场效应管驱动器如图1所示，包含TTL/CMOS输入级、缓冲单元、死区单元、脉宽保护单元和功率驱动输出组成。场效应管驱动器通过输入级将TTL/CMOS信号转换为0V～VDDV信号，再经过正反馈整形单元提高信号上升沿速度、控制信号占空比，然后通过脉宽保护单元控制信号的最大导通时间，再后通过缓冲单元增强信号驱动能力，通过死区单元设置死区窗口，降低输出共态导通电流，最后采用推挽式输出级进行功率输出[6,7]。

图1 场效应管驱动器的结构框图

1.1 TTL/CMOS输入级电路

场效应管驱动器的输入级的主要功能是将TTL/CMOS输入信号转换为0～VDD（电源电压）的内部信号，对输入级的主要要求是高速转换和低功耗。常规的驱动器采用互补型反相器作为输入级，如图2所示，当输入为高电平（假设VINA=5 V）时，由于PMOS源级电压高达40 V，会引起NMOS导通（VGSN＞VTHN）的同时，PMOS也导通（VGSP＜VTHP），通过输入级产生从电源到地的导通电流I，导致功耗过大。

图2 常用的互补型输入级

本文设计的输入级电路如图3所示。本文中输入级电路主要功能为将外部0～40 V的控制信号转换为0～5 V的内部控制信号，并实现对外部信号整形，抑制噪声等功能。其中MN6漏端接TTL/CMOS输入信号，用以承受外部高压控制信号；MP1、MP2、MN1、MN2组成迟滞模块，用以实现输入信号的翻转控制，通过合理设计翻转阈值，可以起到抑制噪声和防止误翻转的作用；MP3、R1、MN3构成稳压模块，MN6源端电位通过有源大电阻R1连接到电源或地，为MN6源端提供稳定的电压，同时其在电路工作时形成正反馈，加速电路的转换速率。MP4、MN4、NAND1、NOR1、MP5、MN5组成脉冲增强模块，用于产生信号翻转过程中的加速脉冲信号，辅助MN6源端电位的快速、稳定建立。

图3 本文设计的新型输入级电路

1.2 脉宽保护电路

目前开关电路里的开关元件常采用光耦器件，在高压大电流应用中，往往存在很多干扰，有时会由于控制电路信号输出故障导致输出持续为高电平，会导致开关元器件长时间导通，导致电路烧毁，因此需要加入脉宽保护电路，限制脉宽信号的最大开启时间。

本文设计的脉宽保护电路如图4所示，其中MP1、MP2、MN1～MN4、R1组成偏置电路，提供偏置电流为电容C1充电，MP3～MP5和MN5～MN7组成整形电路，最后经二输入与门电路输出脉宽保护信号。脉宽保护时间由电容C1充电时间决定。当INPUT信号为低电平时，C1正端电压钳位到VCC，当INPUT信号为高电平时，MP2关断，C1开始充电，C1正端电压逐渐降低，当C1正端降为0时，OUT输出恒为低，直到INPUT变为低电平为止，可以通过调节外接电容C1的值来设定脉宽保护值。当不需要使用脉宽保护功能时，只需将C1正端与电源短接即可。本文所设计的脉宽保护电路结构简单，脉宽可调，功耗低，可以很好地实现脉宽保护功能。

图4 本文设计的脉宽保护电路线路图

1.3 输出缓冲电路

在驱动片外负载时，驱动电路既要具备驱动大电容负载的能力，又要使延迟最小。大的负载电容能显著的影响到反相器的延时，所以在片内逻辑电路和驱动管之间我们就需要设计一个缓冲器电路。我们要通过设计MOS管的宽长比，来使得缓冲单元在最后级驱动能力、延迟时间、芯片面积等方面得到一个最优的折中组合。

本文设计的缓冲单元框图如图5所示，我们假设缓冲级的级联数为N，每一级之间的晶体管尺寸面积因子为A，对于第一级反相器尺寸为WP/WN负载电容为CL的驱动器设计来说：

第一级输入电容为：

第一级输出电容为：

可得延迟时间为：

通过产品规定的时间参数典型值，可以根据式（3）计算出最优的面积因子A及级联数N。通过对最优延迟时间的计算，可以合理的设计缓冲单元尺寸，在满足产品的延迟时间、驱动能力等相关指标的前提下，在芯片面积、时间参数、驱动能力等方面达到最优设计。本文设计的输出缓冲单元框图如图5所示。

图5 本文设计的输出缓冲单元框图

1.4 死区电路

通常情况下，驱动器为了保证满摆幅和高速输出，输出管采用推挽式结构。当输入信号切换，输出管前级驱动信号变化至中间态时，会引起输出NMOS和PMOS存在短暂的同时导通，形成电源→PMOS→NMOS→地的通路，产生从电源到地的共态导通电流,并在前级驱动电压达到输出管阈值时，共态导通电流最大。如图6所示。

图6 共态导通电流示意图

本电路输出峰值电流为6 A，为了保障足够的瞬时输出电流，其输出管有很大的尺寸，其输出阻抗约为3 Ω，以电源电压18 V计算，可能会产生数A级的共态导通电流，该电流和输出电流产生叠加效应，会加大输出管的负担，严重时可能损坏输出管。因此需要增加死区时间控制电路。本文设计的死区电路如图7所示，当 IN为低电平，与非门首先导通，DN 为低电平，首先关断 NMOS 功率开关管；然后 DN 与 IN 导通或非门，经或非门与反相器的延迟，DP 变为低电平导通 PMOS 功率开关管；同理，当 IN 为高电平，或非门首先导通，DP 变为高电平关断 PMOS 功率开关，DP 与 IN导通与非门，经与非门与反相器的延迟，DN变为高电平导通 NMOS 功率开关管。

图7 本文采用的死区单元结构图

2 仿真结果与版图设计

采用华虹宏力0.35 μm BCD工艺，设计并实现了一种场效应管驱动器，电源电压为40 V。驱动器的峰值电流如图8所示，从图中可以看出，本驱动器的输出峰值电流为7 A，本驱动器的共态导通电流如图9所示，可以看到在加入死区单元后，共态导通电流从580 mA降低到35 mA，效果显著。

图8 驱动器的输出峰值电流

图9 共态导通电流

本文的设计方式为TOP-DOWN模式，首先基于Matlab Simulink对驱动器进行系统级建模以及模块参数的分解，随后基于Cadence Spectre进行原理图设计，电路采用Cadence Virtuoso进行设计。本文设计的场效应管驱动器的版图如图10所示。在驱动器的版图设计中，关键是注意大电流对版图的影响，由于驱动管流过很大的电流，驱动管容易出现闩锁现象。为防止闩锁的出现，需要在功率管的版图中作好隔离环的保护，每个功率管的元胞，即每个单元需要用隔离环隔开以外，整体的 PMOS 管和整体的NMOS管还要用数层以上的隔离环隔开，并且加大 MOS 管和外围的缓冲电流，外围的逻辑电路和整体芯片的距离。由于普通的矩形的插指结构，其金属层在左右的宽度一样，而在大电流驱动管中，不同位置的金属层其电流的承载能力需求是不一样的。以右边的源极为例，其最左边的金属只需要承受1个单元流过的电流，而最右边的引出连接键合点处需要承受全部共多个单元流过的电流，所以电流瓶颈会产生在最右边的引出处。因此，需要采用梯形金属走线形状，当把插指的形状由矩形改为目前这种渐变的梯形后其右边的金属引出处的金属宽度提高了50 %左右，大大提高了电流的瓶颈处的电流承载能力。

图10 场效应管驱动器版图

本文所设计的驱动器经过流片测试，所得到的参数如表1所示（负载电容1800 pF），从测试结果可得，本电路可以很好地满足中压大电流驱动应用。

表1 本文所设计的驱动器实测参数

3 结论

本文设计了一种带脉宽保护的场效应管驱动器电路，介绍了驱动器的结构设计，随后详细给出了输入级、脉宽保护电路、死区单元和输出缓冲单元的原理以及电路图，最后给出仿真和测试结果。本电路采用华虹宏力0.35 μm BCD工艺制作。测试结果表明，驱动器的上升下降时间分别为23 ns和25 ns，共态导通电流为200 mA，输出峰值电流为6.2 A，延迟时间为33 ns，可以很好的满足中高压大功率场景应用。