高速大容量DDR 微系统过孔串扰研究

张景辉，曾燕萍，王梦雅，周倩蓉，闫传荣

(中国电子科技集团公司第五十八研究所，江苏 无锡 214072)

0 引言

采用并行传输技术的双倍速率同步动态随机存储器(Double Data Rate Synchronous Dynamic Random Access Memory，DDR SDRAM)是现代高速数字系统的主流应用，主控芯片与DDR 存储器之间互联结构的信号完整性是保证整个系统运行的关键。DDR 拓扑的走线方式、阻抗匹配、端接方式、传输线的反射与串扰等问题是决定DDRx 并行总线信号完整性的关键因素，也是系统设计研究的重点[1-3]。

随着现代数字系统数据传输速率越来越高，系统布线越来越密集，信号之间的串扰问题越来越突出[1]。对于信号串扰的研究主要集中在连接器、芯片封装与近间距的平行走线之间，过孔间的串扰问题是容易被忽略的因素。然而，对于采用系统级封装(System in Package，SiP)[4-5]的高速大容量DDR 微系统来说，系统集成度进一步提高，高速多层过孔普遍存在，造成过孔Z 方向长度远大于水平方向的间距，过孔串扰成为不可忽视的问题。

本文简要分析了过孔串扰形成的基本原理与影响因素；利用频域、时域仿真平台建立过孔仿真模型，量化分析了系统中影响过孔串扰的主要指标以及串扰噪声对系统信号质量的影响，并且给出了完整的系统优化方案与仿真设计方法；结合实际项目案例验证了该方法的正确性与可行性，对以后高速数字系统互连结构设计具有一定的借鉴意义。

1 串扰理论

串扰源于耦合，导体间通过电场和磁场发生耦合，把信号的一部分能量传递到邻近的导体上，从而形成噪声。通常把产生干扰的信号称为攻击线，被干扰的信号称为受害线。串扰又分为容性串扰和感性串扰，容性串扰与感性串扰是同时发生的[6-8]。如图1 所示：容性耦合源于攻击线上的电压变化，变化的电压在受害线上引起感应电流；感性耦合源于攻击线上的电流变化，变化的电流在受害线上引起感应电压，从而导致电磁干扰。

图1 信号串扰集总参数模型

将受害线上与攻击信号传播方向相反的一端称为近端，与攻击信号传播方向相同的一端称为远端；在受害线近端产生的容性、感性串扰分别为Vnc、Vnl，远端产生的容性、感性串扰分别为Vfc、Vfl，得到发生容性、感性耦合的远、近端串扰计算公式[9-10]：

其中，C 与L 分别代表导体单位长度的电容和电感，Cm与Lm分别代表单位长度的互容和互感，l 代表耦合线的长度，Z0为信号特征阻抗，Tr为干扰源的上升时间。

图2 所示为攻击线上的波形与受害线上的远、近端串扰波形，受害线上同时包含了容性耦合电流与感性耦合电流。

图2 远/近端串扰波形

以上分析可知，影响串扰的主要因素包括耦合长度、耦合线间距、传输线阻抗、干扰源信号速率等，而串扰对信号则会造成边沿的抖动与幅度上的噪声[11]，下面将搭建过孔仿真模型，对以上因素对信号串扰的影响做量化的仿真分析。

2 过孔串扰量化仿真分析

2.1 仿真模型搭建与仿真

搭建仿真模型，分别对过孔间距S(孔间距与孔径比值)、过孔高度Hvia(耦合长度)、攻击线数量NA与信号上升时间Tr四个影响过孔串扰的因素进行定量仿真分析。利用HFSS 仿真平台建立过孔三维仿真模型，提取不同条件下的过孔S 参数，分析过孔之间的串扰；并且搭建时域仿真模型，仿真评估不同参数时串扰噪声幅值的大小[12-14]，如图3 所示。

图3 三维过孔模型与时域仿真拓扑

图4 所示为不同参数时受害线上串扰噪声幅值曲线，可以看到当攻击线上的信号发生跳变时，在受害线上产生了串扰噪声。当过孔间距为2 倍孔径、孔高为400 μm，1 个攻击线，串 扰源的上升时间为1.0 ns 时，串扰噪声为4.78 mV；在此基础上，调节过孔的间距为1，串扰噪声增加到5.28 mV；当过孔高度由400 μm 调节到800 μm 时，噪声增加到8.49 mV；接着，调节串扰源的上升时间为0.8 ns，串扰噪声增加到10.63 mV；而当攻击线的数量为4 个时，串扰噪声增加到了16.42 mV。

图4 不同参数时的信号噪声波形对比

噪声的幅值大小变化趋势幅值结果与理论分析结果一致，以下对噪声幅值的变化进行定量分析，供优化设计做参考。

2.2 影响串扰因素定量分析

2.2.1 过孔间距的影响

过孔间距决定耦合线单位长度互感Lm与互容Cm的大小，过孔间距越大，单位长度的互感与互容越小；式(1)、式(2)表明，近端串扰的大小与互感互容成正比；因此，随着过孔间距增加，串扰噪声则随之减小。如图5所示，当过孔间距S 由1 增加到16 倍孔径时，互感互容随之减小，造成噪声幅值由144.34 mV 减小到71.49 mV；因此，在布线空间允许的条件下，应尽量增加过孔之间的间距，以达到减小串扰噪声的目的。

图5 噪声幅值随过孔间距变化曲线

2.2.2 过孔高度的影响

过孔高度Hvia(耦合长度l)与串扰噪声的大小成正比。如图6 所 示，当过孔高度Hvia由200 μm 增加到1 000 μm时，噪声幅值由74.12 mV 增加到178.12 mV；因此，版图设计时，在满足传输线阻抗控制的条件下，应尽量减小过孔的高度，减少多层通孔设计，以减小过孔对串扰噪声以及对传输线阻抗匹配的影响。

图6 噪声幅值随过孔高度变化曲线

2.2.3 信号上升时间的影响

由以上分析可知，串扰噪声的大小与信号上升时间Tr成反比。仿真结果如图7 所示：信号上升时间Tr由25 ns增加到250 ns 时，噪声幅值由185.83 mV 减小到82.94 mV；因此，对于传输速率越高的信号，对于信号过孔的设计要求越严格。

图7 噪声幅值随信号上升时间变化曲线

2.2.4 攻击线数量的影响

对于一个线性无源的系统，多个攻击线产生的串扰噪声也满足叠加定理，噪声幅值随攻击线数量变化的仿真结果如图8 所示：当攻击线数量NA由1 个增加到18个时，噪声幅值由121.91 mV 增加到684.03 mV；由于攻击线数量越多，外层的攻击线距离受害线距离越远，耦合也就越弱，因此攻击线数量增加到一定程度后串扰量增加幅度越来越小，最终趋近于饱和。

图8 噪声幅值随攻击线数量变化曲线

3 实例分析与仿真优化

3.1 基板设计

本项目DDR 总线数据信号传输速率为1.60 Gb/s，由集成4 个DDR3 SDRAM 存储控制器的CPU 控制4 个DDR3 总线通道，每个通道由9 个DRAM 颗粒构成一个72 位宽的DRAM 接口，单个DRAM 颗粒的容量为8 Gb；如图9 所示，SiP 基板采用正反面腔体结构，BGA 封装的控制端(CPU)贴装在基板正面，而4 个接收端(DDR3 组件)则排布在互连基板正反两面，基板面积为40 mm×60 mm，采用16 层堆叠结构，其中芯板(Core)与PP 层(Prepreg)厚度分别为820 μm 与30 μm，金属层厚度为15 μm。

图9 SiP 基板结构示意图

3.2 仿真结果

对4 个DDR3 组件的数据信号进行时域仿真，得到波形与眼图仿真结果如图10 所示。从仿真结果可以看出，正面组件的数据信号质量明显优于反面组件的信号质量：正面组件的眼高、眼宽分别为944.1 mV、551.8 ps，而反面组件的眼高、眼宽分别为362.4 mV、165.2 ps，根据JEDEC DDR3 标准不满足眼图质量和时序裕量要求[15]。

图10 DDR3 数据信号波形眼图结果

结合基板结构与仿真结果分析可知：正面组件与反面组件传输线的长度、阻抗控制与平面走线间距均一致，单根数据线的波形、眼图质量一致，而正、反面组件的区别是控制端到反面组件的数据走线存在大尺寸(位于Core 层)、密集分布的过孔，可初步判断过孔间的串扰造成信号上升/下降沿变缓，使眼图质量恶化；因此，需要对过孔间串扰进行优化设计。

3.3 优化设计

由以上分析可知，通过增大过孔间距、减小过孔高度或减小信号上升时间等可有效减小过孔之间的串扰噪声；然而，由于布线空间与工艺的限制，以上优化方法难以实现。因此，提出了信号过孔间添加回流地过孔的方案，这种方法既可以提高信号过孔之间的隔离度，有效抑制信号之间的串扰，又可改善回流路径上的信号干扰。

对优化后的系统结构进行时域仿真，得到如图11所示的波形眼图结果。可以看出，优化后的信号眼高由362.4mV提高到758.5mV，眼宽由165.2ps增加到560.2ps，可满足时序裕量要求。

图11 优化后反面组件数据信号波形与眼图

4 结论

本文对系统级封装的DDR 微系统中的信号完整性进行了研究，通过理论研究与建模仿真分析的方法对过孔串扰问题进行了分析与研究，量化分析了过孔间距、过孔高度、过孔数量与信号上升时间对串扰噪声的影响以及串扰噪声对信号完整性的影响，在此基础上提出了过孔设计的基本原则与过孔串扰优化的方法；结合实际项目案例，通过增加回流地过孔的方法改善了过孔之间的串扰，得到了符合要求的信号波形与眼图仿真结果，对高速大容量信号过孔设计与串扰噪声优化设计有一定的借鉴意义。